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3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법

  • 기술번호 : KST2019011512
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 제한된 문턱전압 상태 수와 SSL 수로도 층수에 제한 없이 층 선택이 가능하거나 최대한 많은 층을 선택할 수 있는 3차원 적층형 메모리 어레이 및 LSMP 방식에 의한 스트링선택트랜지스터의 문턱전압 결정방법을 제공함으로써, SSL 수를 최소화하여 메모리의 집적도를 극대화할 수 있음은 물론 현재 반도체 식각공정의 aspect ratio를 고려했을 때 층 선택에 제한이 없게 된 효과가 있다.
Int. CL H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01)
CPC H01L 27/11529(2013.01) H01L 27/11529(2013.01)
출원번호/일자 1020140089558 (2014.07.16)
출원인 서울대학교산학협력단
등록번호/일자 10-1582621-0000 (2015.12.29)
공개번호/일자
공고번호/일자 (20160105) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2014.07.16)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 이상호 대한민국 서울특별시 동작구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2014.07.16 수리 (Accepted) 1-1-2014-0667333-85
2 선행기술조사의뢰서
Request for Prior Art Search		 2015.02.11 수리 (Accepted) 9-1-9999-9999999-89
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
4 선행기술조사보고서
Report of Prior Art Search		 2015.04.10 수리 (Accepted) 9-1-2015-0025170-47
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
6 의견제출통지서
Notification of reason for refusal		 2015.07.21 발송처리완료 (Completion of Transmission) 9-5-2015-0488611-55
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2015.09.15 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2015-0894712-89
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2015.09.15 수리 (Accepted) 1-1-2015-0894732-92
9 등록결정서
Decision to grant		 2015.09.30 발송처리완료 (Completion of Transmission) 9-5-2015-0669985-50
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들;상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들; 및상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들을 포함하여 구성되되,상기 각 스트링선택라인은 상기 복수개의 반도체층들을 지나가며 수직 적층된 복수개의 스트링선택트랜지스터들을 형성하고,상기 복수개의 스트링선택라인들의 개수가 n이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 하고, 상기 k에 해당하는 문턱전압 상태를 V0, V1, V2, V3,
2 2
제 1 항에 있어서,상기 L 값은 (n/2)x(k-1)보다 크지 않은 최대 정수 또는 상기 최대 정수에 1을 더한 것이 되도록 한 것을 특징으로 하는 3차원 적층형 메모리 어레이
3 3
제 2 항에 있어서,상기 각 반도체층을 따라 설정된 문턱전압은 상기 복수개의 스트링선택트랜지스터들이 가질 수 있는 문턱전압 범위 내로 일정하게 조절된 것을 특징으로 하는 3차원 적층형 메모리 어레이
4 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 복수개의 워드라인들 타측에는 상기 각 워드라인과 나란하게 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 접지선택라인을 더 포함하여 구성된 것을 특징으로 하는 3차원 적층형 메모리 어레이
5 5
제 4 항에 있어서,상기 각 액티브라인은 상기 복수개의 반도체층들의 일단이 상하 층간에 전기적으로 연결되며 상기 스트링선택라인들과 이웃한 일단에서 각 비트라인과 전기적으로 연결되고, 상기 복수개의 반도체층들의 타단은 동일 층간에 상기 접지선택라인에 의하여 전기적으로 연결되며 상기 각 반도체층을 컨택하기 위해 일단이 계단 형상을 갖는 공통접지라인의 담장형 컨택부가 형성되고,상기 접지선택라인과 이웃하여 상기 복수개의 반도체층들의 상하 전 층을 연결하는 바디가 수직하게 형성된 것을 특징으로 하는 3차원 적층형 메모리 어레이
6 6
기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들;상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들; 상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들; 및 상기 각 스트링선택라인이 상기 복수개의 반도체층들을 지나가며 형성되어 수직 적층된 복수개의 스트링선택트랜지스터들을 포함하여 구성된 3차원 적층형 메모리 어레이의 상기 각 반도체층을 선택하기 위한 상기 각 스트링선택트랜지스터의 문턱전압 결정방법에 있어서,상기 복수개의 스트링선택라인들의 개수가 n이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 할 경우, 상기 문턱전압 상태를 V0, V1, V2, V3,
7 7
기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들;상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들; 상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들; 및 상기 각 스트링선택라인이 상기 복수개의 반도체층들을 지나가며 형성되어 수직 적층된 복수개의 스트링선택트랜지스터들을 포함하여 구성된 3차원 적층형 메모리 어레이의 상기 각 반도체층을 선택하기 위한 상기 각 스트링선택트랜지스터의 문턱전압 결정방법에 있어서,상기 복수개의 스트링선택라인들의 개수가 n이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 할 경우, 상기 문턱전압 상태를 0, 1, 2, 3,
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제 6 항 또는 제 7 항에 있어서,상기 문턱전압 상태는 상기 복수개의 스트링선택트랜지스터들이 가질 수 있는 문턱전압 범위 내로 일정하게 조절된 것을 특징으로 하는 3차원 적층형 메모리 어레이의 층 선택을 위한 스트링선택트랜지스터의 문턱전압 결정방법
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1 산업통상자원부 서울대학교산학협력단 산업원천기술개발사업 차세대 memory용 3D 적층 신소자 및 핵심 소재 공정 기술 개발