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반도체 메모리 장치

  • 기술번호 : KST2022022355
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 개념에 따른, 반도체 메모리 장치는, 제1 방향으로 연장되는 비트 라인; 상기 비트 라인 상에 제공되는 채널 패턴, 상기 채널 패턴은 상기 비트 라인과 접촉하는 제1 산화물 반도체 층 및 상기 제1 산화물 반도체 층 상의 제2 산화물 반도체 층을 포함하고, 상기 제1 산화물 반도체 층 및 상기 제2 산화물 반도체 층 각각은 상기 비트 라인에 평행한 수평부 및 상기 수평부로부터 수직하게 돌출된 제1 수직부 및 제2 수직부를 포함하며; 상기 제2 산화물 반도체 층의 상기 제1 및 제2 수직부들 사이에서 상기 제2 산화물 반도체 층의 상기 수평부 상에 배치되며, 상기 비트 라인을 가로지르는 제1 워드 라인 및 제2 워드 라인; 및 상기 제1 및 제2 워드 라인들과 상기 채널 패턴 사이에 제공되는 게이트 절연 패턴을 포함하되, 상기 제2 산화물 반도체 층의 두께는 상기 제1 산화물 반도체 층의 두께보다 클 수 있다.
Int. CL H01L 27/108 (2006.01.01) H01L 27/22 (2006.01.01) H01L 27/24 (2006.01.01) H01L 21/02 (2006.01.01) H01L 21/8234 (2006.01.01) H01L 29/786 (2006.01.01)
CPC H01L 27/10805(2013.01) H01L 27/226(2013.01) H01L 27/2463(2013.01) H01L 21/0228(2013.01) H01L 21/823412(2013.01) H01L 29/7869(2013.01)
출원번호/일자 1020210062532 (2021.05.14)
출원인 삼성전자주식회사, 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2022-0155508 (2022.11.23) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 10

출원인

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번호 이름 국적 주소
1 삼성전자주식회사 대한민국 경기도 수원시 영통구
2 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 정재경 서울특별시 성동구
2 류민태 경기도 화성
3 유성원 경기도 화성
4 이원석 경기도 수원시 영통구
5 조민희 경기도 수원시 영통구
6 설현주 서울특별시 성동구
7 허재석 서울특별시 성동구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2021.05.14 수리 (Accepted) 1-1-2021-0559147-75
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1 방향으로 연장되는 비트 라인;상기 비트 라인 상에 제공되는 채널 패턴, 상기 채널 패턴은 상기 비트 라인과 접촉하는 제1 산화물 반도체 층 및 상기 제1 산화물 반도체 층 상의 제2 산화물 반도체 층을 포함하고, 상기 제1 산화물 반도체 층 및 상기 제2 산화물 반도체 층 각각은 상기 비트 라인에 평행한 수평부 및 상기 수평부로부터 수직하게 돌출된 제1 수직부 및 제2 수직부를 포함하며;상기 제2 산화물 반도체 층의 상기 제1 및 제2 수직부들 사이에서 상기 제2 산화물 반도체 층의 상기 수평부 상에 배치되며, 상기 비트 라인을 가로지르는 제1 워드 라인 및 제2 워드 라인; 및상기 제1 및 제2 워드 라인들과 상기 채널 패턴 사이에 제공되는 게이트 절연 패턴을 포함하되,상기 제2 산화물 반도체 층의 두께는 상기 제1 산화물 반도체 층의 두께보다 큰 반도체 메모리 장치
2 2
제1항에 있어서,상기 제1 산화물 반도체 층 및 상기 제2 산화물 반도체 층 각각은 IGZO(indium gallium zinc oxide)를 포함하는 반도체 메모리 장치
3 3
제2항에 있어서,상기 제1 산화물 반도체 층의 갈륨(Ga)의 농도는 상기 제2 산화물 반도체 층의 갈륨의 농도보다 큰 반도체 메모리 장치
4 4
제1항에 있어서,상기 제1 산화물 반도체 층의 밴드 갭은 상기 제2 산화물 반도체 층의 밴드 갭보다 큰 반도체 메모리 장치
5 5
제1항에 있어서, 상기 제1 산화물 반도체 층의 일함수(work function) 값은 상기 제2 산화물 반도체 층의 일함수 값보다 작은 반도체 메모리 장치
6 6
제1항에 있어서,상기 제1 및 제2 워드 라인들의 상면들은 상기 제2 산화물 반도체 층의 상기 제1 및 제2 수직부들의 상면들보다 낮은 레벨에 위치하는 반도체 메모리 장치
7 7
제1항에 있어서,상기 채널 패턴의 두께는 4nm 내지 10nm인 반도체 메모리 장치
8 8
제7항에 있어서,상기 제1 산화물 반도체 층의 두께는 1nm 내지 3nm이고,상기 제2 산화물 반도체 층의 두께는 3nm 내지 7nm인 반도체 메모리 장치
9 9
제1항에 있어서, 상기 채널 패턴은 상기 비트 라인에 평행한 수평부, 및 상기 수평부로부터 수직하게 돌출된 제1 수직부와 제2 수직부를 포함하되,상기 채널 패턴의 상기 수평부는 상기 제1 산화물 반도체 층의 상기 수평부 및 상기 제2 산화물 반도체 층의 상기 수평부를 포함하고,상기 채널 패턴의 상기 제1 수직부는 상기 제1 산화물 반도체 층의 상기 제1 수직부 및 상기 제2 산화물 반도체 층의 상기 제1 수직부를 포함하며,상기 채널 패턴의 상기 제2 수직부는 상기 제1 산화물 반도체 층의 상기 제2 수직부 및 상기 제2 산화물 반도체 층의 상기 제2 수직부를 포함하는 반도체 메모리 장치
10 10
제9항에 있어서,상기 채널 패턴의 상기 제1 수직부는 제1 데이터 저장 패턴과 연결되고,상기 채널 패턴의 상기 제2 수직부는 제2 데이터 저장 패턴과 연결되는 반도체 메모리 장치
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.