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P형 실리콘 기판(1)상에 활성화 영역을 정의하는 단계와, 트랜지스터를 형성한 다음 비트라인용으로 폴리사이드층(10)을 형성하는 단계와, 에치 정지 층으로 질화 실리콘막(11)을 50~100nm 정도 도포하는 단계와, 트랜지스터의 소오스와 저장 전극간의 접촉부위(15)를 정의하고 최소 선폭으로 그리드 모양의 산화막(16)을 형성하는 단계와, 전하 저장용의 폴리실리콘 측벽 전극(18)을 50~100nm로 증착한 다음 산화막을 도포하고 건식식각하여 산화막 측벽 스페이서(19)를 형성하는 단계와, 두 번째 폴리실리콘 측벽 전극(20)을 증착한 다음 감광막(22)을 도포하고 폴리실리콘을 에치백하여 이중 폴리실리콘 측벽 전극을 형성하는 단계와, 폴리실리콘 측벽 전극(18),(20)을 N+로 도우핑하고 캐패시터용 유전막을 형성한 다음 플레이트용 전극(23)을 정의하는 단계들에 의하여 제조됨을 특징으로하는 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀
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P형 실리콘기판(1)상에 활성화 영역을 정의하는 단계와, 트랜지스터를 형성한 다음 비트라인용으로 폴리사이드층(10)을 형성하는 단계와, 에치 정지 층으로 질화 실리콘막(11)을 50~100nm 정도 도포하는 단계와, 트랜지스터의 소오스와 저장 전극간의 접촉부위(15)를 정의하고 최소 선폭으로 그리드 모양의 산화막(16)을 형성하는 단계와, 전하 저장용의 폴리실리콘 측벽 전극(18)을 50~100nm로 증착한 다음 산화막을 도포하고 건식식각하여 산화막 측벽 스페이서(19)를 형성하는 단계와, 두 번째 폴리실리콘 측벽 전극(20)을 증착한 다음 감광막(22)을 도포하고 폴리실리콘을 에치백하여 이중 폴리실리콘 측벽 전극을 형성하는 단계와, 폴리실리콘 측벽 전극(18),(20)을 N+로 도핑하고 캐패시터용 유전막을 형성한 다음 플레이트용 전극(23)을 정의하는 단계들에 의하여 제조되도록 한 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀의 제조 방법
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제 2 항에 있어서, 산화막(16)을 그리드 모양으로 형성하고, 폴리실리콘 측벽 전극(18)을 1차 증착한 후 산화막을 도포하여 건식식각하여 산화막 측벽 스페이서(19)를 형성하고, 다음에 두 번째 폴리실리콘 측벽 전극(20)을 증착한 후 감광막(22)을 도포한 상태에서 폴리실리콘 측벽 전극(18), (20)의 상단부를 에치백하여 이웃하는 셀 간의 저장 전극이 서로 분리되도록 한 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀의 제조 방법
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제 2 항 또는 제 3 항에 있어서, 산화막(16)을 그리드 모양으로 형성하고, 폴리실리콘 측벽 전극(18)을 1차 증착한 후 산화막을 도포하여 산화막 측벽 스페이서(19)를 형성하고, 두 번째 폴리실리콘 측벽 전극(20)을 증착한 후 건식식각하여 폴리실리콘 측벽 스페이서를 형성한 다음, 감광막(22)을 도포한 후 폴리실리콘측벽 전극(18),(20)을 에치백하면서 이웃하는 셀 간의 저장 전극이 분리되도록 한 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀의 제조 방법
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