실리콘 기판(1) 내부에 형성된 트렌치의 내부 측벽에 성장된 벽면 산화막(5a)과, 상기 트렌치의 하부에 형성되고 소정의 제1불순물이 도핑되어 상기 실리콘기판(1)의 농도보다 높은 제1확산층(6)과, 상기 벽면 산화막(5a)의 측벽에 소정의 제2불순물이 낮은 농도로 도핑되고 상기 벽면 산화막(5a)에 의해 상기 제1확산층(6)과 전기적으로 절연되는 전하 저장용 전극(8)과, 상기 전하저장용 전극(8)의 표면에 형성된 유전막(9)에 의해 상기 전하저장용 전극(8)과 전기적으로 절연되면서 상기 트렌치의 내부에 채워지는 폴리실리콘(10)과, 상기 전하저장용 전극(8)과 트랜스퍼 트랜지스터의 소오스를 전기적으로 연결하기 위해 형성되고 상기 벽면 산화막(5a)의 윈도우 부분에 열처리에 의해 형성되는 제2확산층(12)과, 상기 트렌치 영역을 제외한 기판 상부 표면에 형성되는 실리콘 결정층(13)과, 상기 실리콘 결정층(13)의 상부에 소정의 제3불순물이 주입되어 형성되는 상기 트랜스퍼 트랜지스터의 드레인(14)과, 래핑된 상기 폴리실리콘(10)의 표면과 상기 실리콘 결정층(13)의 측면에 형성되는 게이트 산화막(15)과, 상기 게이트 산화막(15)의 측벽에 상기 전하저장용 전극(8)과 일렬로 형성되는 워드선(16)과, 상기 드레인(14)과 전기적으로 연결되고 상기 워드선(16)과는 산화막(17)에 의해 전기적으로 절연되는 비트선(18)을 포함하는 것을 특징으로 하는 스택-트렌치 구조의 D램셀

P형 실리콘 기판(1)에 산화막(2), 질화 실리콘막(3) 및 산화막(4)을 증착하고 트랜치 식각방법으로 트렌치를 형성한 후 산화막(5)을 1000~2000Å 정도 성장하고 바닥부분의 산화막을 RIE 방법으로 식각하여 P+ 확산층(6)을 형성하는 단계와, 포토레지스트(7)을 이용하여 벽면의 산화막(5a)을 제거하고 전하저장용 전극(8)을 형성하는 단계와, 캐패시터 유전막(9)을 ONO 구조로 도포하고, n+ 확산층(12)을 형성한 후 폴리실리콘(10)을 트렌치의 내부에만 채우는 단계와, CVD 산화막(11)을 1㎛ 정도 도포하고 트렌치를 제외한 부분만 RIE 방법으로 제거한 후, SEG 기술을 이용하여 실리콘 결정(13)을 성장시키고 수직구조의 트랜스퍼 트랜지스터의 드레인(14)을 형성하는 단계와, 트렌치를 제외한 부분의 CVD산화막(11)을 제거하고 게이트 산화막(15)을 기른 다음에 워드선(16)과 LTO(17) 및 비트선(18)을 형성하는 단계들에 의하여 제조되도록 하는 스택-트렌치 구조의 D램셀의 제조방법

제2항에 있어서, SEG 기술을 이용하여 트렌치를 제외한 부분에 실리콘 결정(13)을 1㎛ 정도 성장시킨 다음 래핑한 후 비소이온을 임플랜트 하고 950℃에서 열처리하여 수직구조의 트랜스퍼 트랜지스터의 드레인(14)을 형성하도록 한 스택-트렌치의 구조의 D램셀의 제조방법

제2항에 있어서, 트렌치의 벽면의 산화막 부위(5a)를 통하여 P형 실리콘기판(1)의 일부분만 도우핑하여 n+ 확산층(12)을 형성함으로써 트랜지스터의 소오스와 저장전극이 연결되도록 한 스택-트랜치 구조의 D램셀의 제조방법