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SOI D램 세포에 있어서, 반도체기판(31)의 내부에 형성된 홈(22)내에 축전용량기가 배치되게하고, 홈(22)의 내, 외에 고농도 도우핑된 다결정규소플럭(47)과 P+ 규소층(48)이 축전용량기의 전극이 되게하고, 게이트 규소산화막(50)의 위에는 게이트 전극 또는 워드선(24)을 형성하여 SOI 규소층의 채널영역(33), 소오스(51), 드레인(52)중 소오스(51)와 드레인(52)을 포함하여 이송 트랜지스터가 되게하고, 각 활성화영역은 필드산화막(49)에 의해 격리되게 하고, 소오스(51)는 다결정규소플럭(47)과 자기정렬되게 하며 규소산화막(53)을 통하여 드레인(52)에 콘택트(27)를 형성하여 금속배선 혹은 비트선(28)과 연결되도록 구성한 SOI D램 세포
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SOI의 웨이퍼에 한층 이상의 마스킹 유전막들을 순차적으로 형성한후 포토리소그라피 작업을 거쳐 여러차례의 부식공정과 열산화 공정을 혼용하여 홈(22)을 형성하는 단계와, 홈(22)의 표면을 선택적으로 붕소 도우핑하는 단계와, 홈(22)의 표면을 열산화시키고 다결정규소(41)(42)를 채운다음 반응성 이온부식이나 연마의 방법으로 에치백하여 다결정규소(43)(44)를 형성하는 단계와, 또 다른 다결정규소플럭(46)을 이용하여 홈(22)내의 다결정규소(43)(44)와 SOI 규소층의 채널영역(33)과 자기정렬 방법으로 연결시키는 단계와, 홈(22)의 측면에 이송트랜지스터를 배치시키는 단계들의 결합으로 이루어짐을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 마스킹 유전막을 규소산화막(34)과 규소질화막(35) 및 규소산화막(36)을 아래서부터 차례로 3층으로 성층시킨 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 다층의 마스킹유전막(34)(35)(36)과 채널영역(33) 및 규소산화막(32)을 차례로 반응성 이온부식하고, 웨이퍼를 열산화시켜 노출된 채널영역(33)과 반도체기판(31)에 규소산화막(37)(38)을 형성시키는 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 규소산화막(37)이 이후의 반응성 이온부식공정시와, 홈(22)을 완성한후 수행하는 붕소 도우핑 공정에서 마스킹 역할을 하도록 한 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 홈(22)을 형성한 뒤 이온주입이나 BN 웨이퍼로부터 붕소를 확산시켜 홈(22)의 표면을 도우핑 시키되 이 P+영역(39)의 불순물 농도가 1017cm-3 이상이 되도록 한 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서 건식부식 또는 연마의 방법으로 웨이퍼 표면의 다결정규소(41)(42)를 깎아내어 규소산화막(36)이 노출되게 하고 반응성 이온부식을 이용하여 홈(22)내에 다결정규소(43)(44)를 남기도록 한 것을 특징으로 하는 SOI D램 세포의 제조방법
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제7항에 있어서 홈(22)내의 다결정규소(43)(44)의 높이가 SOI 규소층의 채널영역(33)보다 50-100nm낮도록 하는 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 노출된 규소산화막(32)(34)(36)층을 습식부식시키되 부식되는 두께가 규소산화막(32)을 기준으로 50nm가 되도록 한 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 홈(22)을 완전히 채우도록 다결정규소플럭(45)을 웨이퍼에 증착하고, 연마의 방법으로 규소질화막(35)의 높이까지 깎아낸 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 다결정규소플럭(45)을 건식부식 방법으로 에치백하되, 다결정규소플럭(46)의 높이가 채널영역(33)과 같아지도록 한 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 활성화 영역을 위한 포토리소그라피 작업을 거쳐 필드산화막(49)을 형성하여 다결정규소플럭(47)이 완전히 n-형으로 변환되도록 한 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 게이트 전극 혹은 워드선(24)을 형성하고 비소를 이온주입한후 열처리 과정을 거치면 이송트랜지스터의 소오스(51)와 축전 전극의 역할을 하는 다결정규소플럭(47)이 자기정렬되도록 한 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 반도체기판(31), 규소산화막(53)과 P+ 영역(48)이 P형이고, 게이트 전극 혹은 워드선(24), 다결정규소플럭(47), 소오스(51)와 드레인(52)이 n형이 되도록 한 것을 특징으로 하는 SOI D램 세포의 제조방법
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제2항에 있어서, 반도체기판(31), 규소산화막(53)과 P+ 영역(48)이 n형으로 되면, 게이트 전극 혹은 워드선(24), 다결정규소플럭(47), 소오스(51)와 드레인(52)은 P형으로 되도록 한 것을 특징으로 하는 SOI D램 세포의 제조방법
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