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층 선택이 가능한 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법
- 기술번호 : KST2015135776
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 3차원 구조를 갖는 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 단결정 실리콘으로 적층된 스타구조(STacked ARray 구조)에서 층 선택이 가능하도록 층선택라인(LSL)을 구비함으로써, 통상과 같이 수평으로 얼마든지 비트라인의 개수를 늘려갈 수 있고, 통상의 낸드 어레이 동작방식을 그대로 이용할 수 있으며, 바디를 통한 블록 이레이즈도 가능한 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다. |
|---|---|
| Int. CL | H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01) |
| CPC | H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) |
| 출원번호/일자 | 1020100134312 (2010.12.24) |
| 출원인 | 서울대학교산학협력단 |
| 등록번호/일자 | 10-1103607-0000 (2012.01.02) |
| 공개번호/일자 | |
| 공고번호/일자 | (20120109) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2010.12.24) |
| 심사청구항수 | 18 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박병국 | 대한민국 | 서울특별시 서초구 |
| 2 | 김윤 | 대한민국 | 서울특별시 동작구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2010.12.24 | 수리 (Accepted) | 1-1-2010-0855506-48 |
| 2 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 3 | 등록결정서 Decision to grant |
2011.12.26 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0768485-39 |
| 4 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 5 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 6 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 7 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 반도체 기판 상에 절연막을 사이에 두고 수직으로 2개 이상의 반도체층들로 적층되어 수평으로 일정 거리 이격되며 복수개 형성된 액티브 라인들과;상기 각 액티브 라인의 일측에서 수직으로 적층된 상기 반도체층들과 하나의 라인으로 전기적으로 연결된 복수개의 비트라인들과;상기 각 비트라인과 연결된 상기 각 액티브 라인의 일측에 상기 액티브 라인들과 수직하게 교차하며 상기 반도체층들의 층수만큼 복수개 형성된 층선택라인들과;상기 층선택라인들과 이웃하게 이격되어 상기 액티브 라인들과 수직하게 교차하며 복수개 형성된 워드라인들과;상기 워드라인들과 이웃하게 이격되어 상기 액티브 라인들과 수직하게 교차하며 형성된 접지선택라인과;상기 접지선택라인과 이웃하게 이격되어 상기 액티브 라인들에 전기적으로 연결된 공통소스라인을 포함하여 구성된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 2 |
2 제 1 항에 있어서,상기 각 액티브 라인은 일측이 계단 형상을 이루도록 하층으로 가며 단차지게 돌출되고,상기 각 비트라인은 복수개의 비트라인컨택들을 통하여 상기 계단 형상으로 돌출된 상기 각 액티브 라인의 모든 반도체층들과 전기적으로 연결된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 3 |
3 제 2 항에 있어서,상기 각 층선택라인은 상기 비트라인컨택들 사이에 상기 각 액티브 라인의 각 계단 마다 형성된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 4 |
4 제 2 항에 있어서,상기 각 층선택라인은 상기 각 비트라인컨택을 감싸며 상기 각 액티브 라인의 각 계단 마다 형성된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 5 |
5 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 각 액티브 라인은 상기 각 층선택라인과 교차하는 부분 중 최상위 반도체층에만 채널 영역이 형성되는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 6 |
6 제 5 항에 있어서,상기 채널 영역의 양측에는 전기적으로 가상 소스/드레인이 형성되는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 7 |
7 제 5 항에 있어서, 상기 워드라인들 및 상기 접지선택라인은 상기 각 액티브 라인의 각 반도체층을 절연막을 사이에 두고 양 측면 또는 4 면에서 감싼 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 8 |
8 제 7 항에 있어서,상기 액티브 라인들의 타측은 각 반도체층마다 하나의 반도체 바디로 연결되고,상기 반도체 바디의 상, 하층 사이 및 상기 반도체 바디와 상기 반도체 기판 사이에는 상기 반도체 바디 또는 상기 반도체 기판과 격자 구조가 유사한 제 2의 반도체 물질로 연결되고,상기 접지선택라인은 절연막을 사이에 두고 각 층의 상기 반도체 바디와 일부 겹치게 형성되고,상기 공통소스라인은 각 층의 상기 반도체 바디 일측과 접하게 형성되되, 상기 접지선택라인과 상기 공통소스라인 사이의 상기 반도체 바디에는 상기 각 반도체층과 반대되는 타입의 고농도 불순물 도핑층이 형성되어 있는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 9 |
9 제 8 항에 있어서,상기 고농도 불순물 도핑층과 이격된 상기 반도체 바디의 타측에는 상기 각 반도체층과 동일한 타입의 고농도 불순물 도핑층이 더 형성되고,상기 각 반도체층과 동일한 타입의 고농도 불순물 도핑층에는 바디컨택이 형성된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 10 |
10 제 8 항에 있어서,상기 각 층선택라인, 상기 각 워드라인 및 상기 접지선택라인의 양측에 위치한 상기 각 반도체층에는 전기적으로 가상 소스/드레인이 형성되는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 |
| 11 |
11 소정의 반도체 기판 상에 에피텍시(epitaxy)법으로 "적층매개층-003e#단결정반도체층"을 2 이상 n번 반복 적층시킨 후, n번째 단결정반도체층 상부에 n+1번째 적층매개층을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층 상부에 제 1 식각 마스크를 형성시키는 제 1 단계와;상기 제 1 식각 마스크를 이용하여 상기 n+1번째 적층매개층부터 n번 적층된 "단결정반도체층/적층매개층"을 순차 식각하여 컨택부, 셀 형성부 및 바디부를 갖는 담장 형상의 적층 구조를 형성하는 제 2 단계와;상기 구조 전면에 완충용 절연막을 형성하고 액티브 라인과 평행하게 소정의 각도로 경사 이온주입을 행하여 상기 단결정반도체층의 바디부에 제 1 형 불순물로 제 1 도핑층을 형성하는 제 3 단계와;상기 기판 전면에 절연막을 증착하고 평탄화한 후, 제 2 식각 마스크를 형성하는 제 4 단계와;상기 제 2 식각 마스크를 이용하여 상기 절연막을 비등방성으로 식각하여 상기 담장 형상의 적층 구조를 드러나게 한 다음, 드러난 상기 적층 구조의 적층매개층을 식각하여 상기 단결정반도체층만 남게 하는 제 5 단계와;상기 기판 전면에 층간 절연막을 증착하여 상기 적층매개층이 식각된 빈 공간을 채우고, 상기 층간 절연막을 식각하여 상기 제 2 식각 마스크가 드러나게 하는 제 6 단계와;상기 제 2 식각 마스크를 이용하여 상기 층간 절연막을 비등방성으로 식각하여 상기 층간 절연막이 채워진 담장 형상의 적층 구조를 드러나게 한 다음, 상기 제 2 식각 마스크를 제거하여 절연막 칸막이를 노출시키는 제 7 단계와;상기 담장 형상의 적층 구조에서 노출된 상기 단결정반도체층 상에 절연막을 형성한 다음, 상기 기판 전면에 게이트 물질을 증착하고 식각하여 상기 셀 형성부에 복수개의 워드라인들을 형성하는 제 8 단계를 포함하여 구성된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이의 제조방법 |
| 12 |
12 제 11 항에 있어서,상기 제 7 단계와 상기 제 8 단계 사이에,상기 단결정반도체층 사이에 채워진 상기 층간 절연막 중 노출된 층간 절연막을 제거하여 상기 절연막 칸막이 사이로 상기 단결정반도체층을 완전히 노출시키고, 상기 절연막 칸막이도 식각되어 폭이 작아지게 하는 제 7-1 단계가 더 포함된 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이의 제조방법 |
| 13 |
13 제 12 항에 있어서,상기 제 7-1 단계 및 상기 제 8 단계 사이에,상기 절연막 칸막이 사이로 노출된 상기 단결정반도체층을 더 식각하여 단면이 원형 또는 타원형이 되도록 한 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이의 제조방법 |
| 14 |
14 제 11 항에 있어서,상기 제 7 단계와 상기 제 8 단계 사이에,상기 기판 전면에 차단용 절연막을 증착하고 식각하여, 상기 층간 절연막이 채워진 담장 형상의 적층 구조 중 셀 형성부 및 바디부는 상기 차단용 절연막으로 가리고 컨택부만 드러나게 하는 제 7-1 단계와;상기 컨택부에 계단 형상의 단차를 형성하는 공정을 수행하는 제 7-2 단계와;상기 컨택부로 노출된 단결정반도체층의 상부 및 측면에 상기 제 1 형 불순물로 이온주입 하는 제 7-3 단계와;상기 컨택부로 노출된 단결정반도체층의 상부에 제 2 형 불순물로 이온주입 하는 제 7-4 단계와;상기 셀 형성부 및 바디부를 가리는 상기 차단용 절연막을 제거하는 제 7-5 단계가 더 포함되고,상기 제 8 단계는 상기 컨택부에 복수개의 층선택라인들도 함께 형성하는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이의 제조방법 |
| 15 |
15 제 14 항에 있어서,상기 제 8 단계 직후에 상기 컨택부 및 상기 셀 형성부로 노출된 단결정반도체층의 상부 및 측면에 상기 제 1 형 불순물로 이온주입 하는 단계를 더 포함하는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이의 제조방법 |
| 16 |
16 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,상기 제 8 단계 직전에 최상위 단결정반도체층의 바디부에 형성한 제 1 도핑층이 드러나도록 상기 제 1 도핑층 상부에 있는 절연막 칸막이를 제거하는 단계를 더 진행하여, 상기 제 8 단계에서 접지선택라인도 함께 형성하는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이의 제조방법 |
| 17 |
17 제 16 항에 있어서,상기 접지선택라인은 상기 각 단결정반도체층의 바디부에 형성된 제 1 도핑층과 일부 겹치도록 형성하는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이의 제조방법 |
| 18 |
18 제 17 항에 있어서,상기 제 8 단계 이후에 상기 각 단결정반도체층의 바디부를 드러내고 상기 바디부 측면에 상기 제 2 형 불순물로 이온주입 하여 상기 바디부에 형성된 제 1 도핑층과 이격된 위치에 제 2 도핑층을 형성하고,상기 제 2 도핑층과 접하며 바디컨택을 형성하는 공정을 더 진행하는 것을 특징으로 하는 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이의 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
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| 국가 R&D 정보가 없습니다. |
|---|
| 공개전문 정보가 없습니다 |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
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| 특허 등록번호 | 10-1103607-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20101224 출원 번호 : 1020100134312 공고 연월일 : 20120109 공고 번호 : 특허결정(심결)연월일 : 20111226 청구범위의 항수 : 18 유별 : H01L 27/115 발명의 명칭 : 층 선택이 가능한 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 373,500 원 | 2012년 01월 02일 | 납입 |
| 제 4 년분 | 금 액 | 305,200 원 | 2014년 12월 23일 | 납입 |
| 제 5 년분 | 금 액 | 305,200 원 | 2015년 12월 24일 | 납입 |
| 제 6 년분 | 금 액 | 305,200 원 | 2016년 12월 27일 | 납입 |
| 제 7 년분 | 금 액 | 548,800 원 | 2017년 12월 21일 | 납입 |
| 제 8 년분 | 금 액 | 392,000 원 | 2019년 01월 02일 | 납입 |
| 제 9 년분 | 금 액 | 392,000 원 | 2020년 01월 02일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2010.12.24 | 수리 (Accepted) | 1-1-2010-0855506-48 |
| 2 | 출원인정보변경(경정)신고서 | 2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 3 | 등록결정서 | 2011.12.26 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0768485-39 |
| 4 | 출원인정보변경(경정)신고서 | 2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 5 | 출원인정보변경(경정)신고서 | 2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 6 | 출원인정보변경(경정)신고서 | 2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 7 | 출원인정보변경(경정)신고서 | 2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 8 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 9 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 10 | 출원인정보변경(경정)신고서 | 2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1415109042 |
|---|---|
| 세부과제번호 | 10035320 |
| 연구과제명 | 차세대 메모리용 3D 적층 신소자 및 핵심소재 공정기술 개발 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 서울대학교산학협력단 |
| 성과제출연도 | 2010 |
| 연구기간 | 201003~201502 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
특허성과
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