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ＬＳＭ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법
- 기술번호 : KST2015135999
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 수직으로 적층되는 층수가 늘어나더라도 층 선택을 위한 SSL 수의 증가를 최소화하여 불필요한 면적 소모를 없앨 수 있는 LSM(Layer Selection by Multi-level operation)이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다. |
|---|---|
| Int. CL | G11C 16/02 (2006.01.01) H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01) |
| CPC | H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) |
| 출원번호/일자 | 1020120019349 (2012.02.24) |
| 출원인 | 서울대학교산학협력단 |
| 등록번호/일자 | 10-1370509-0000 (2014.02.27) |
| 공개번호/일자 | 10-2013-0097592 (2013.09.03) 문서열기 |
| 공고번호/일자 | (20140306) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2012.02.24) |
| 심사청구항수 | 12 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박병국 | 대한민국 | 서울 서초구 |
| 2 | 김완동 | 대한민국 | 서울 관악구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2012.02.24 | 수리 (Accepted) | 1-1-2012-0154493-14 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2012.10.22 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2012.11.21 | 수리 (Accepted) | 9-1-2012-0086621-97 |
| 4 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 5 | 의견제출통지서 Notification of reason for refusal |
2013.03.06 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0154907-06 |
| 6 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2013.03.13 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2013-0217337-45 |
| 7 | 심사처리보류(연기)보고서 Report of Deferment (Postponement) of Processing of Examination |
2013.09.30 | 발송처리완료 (Completion of Transmission) | 9-6-2013-0019688-81 |
| 8 | 등록결정서 Decision to grant |
2013.11.26 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0820932-26 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들과;상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들과;상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들을 포함하여 구성되되,상기 각 스트링선택라인은 상기 복수개의 반도체층들을 지나가며 수직 적층된 복수개의 스트링선택트랜지스터들을 형성하고,상기 수직 적층된 복수개의 스트링선택트랜지스터들은 3 가지 이상의 문턱전압 크기를 가지며, 하층으로 가며 상기 문턱전압 크기가 증가하거나 감소하도록 상기 각 스트링선택트랜지스터의 상기 전하저장층에 프로그램된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이 |
| 2 |
2 제 1 항에 있어서,상기 복수개의 스트링선택트랜지스터들 중 이웃하게 수직 적층된 스트링선택트랜지스터들 사이에는 상기 문턱전압 크기가 하층으로 가며 서로 역순으로 증가하거나 감소하도록 상기 각 스트링선택트랜지스터의 상기 전하저장층에 프로그램된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이 |
| 3 |
3 제 2 항에 있어서,상기 복수개의 스트링선택라인들의 개수는 n이고,상기 복수개의 반도체층들이 수직으로 적층된 층수는 상기 n이 짝수일 경우에는 2n이고, 상기 n이 홀수일 경우에는 2n-1인 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이 |
| 4 |
4 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 복수개의 워드라인들 타측에는 상기 각 워드라인과 나란하게 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 접지선택라인을 더 포함하여 구성된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이 |
| 5 |
5 제 4 항에 있어서,상기 각 액티브라인은 상기 복수개의 반도체층들의 일단이 상하 층간에 전기적으로 연결되며 상기 스트링선택라인들과 이웃한 일단에서 각 비트라인과 전기적으로 연결되고, 상기 복수개의 반도체층들의 타단은 동일 층간에 상기 접지선택라인으로 전기적으로 연결되고,상기 접지선택라인과 이웃한 상기 복수개의 반도체층들의 타단은 상기 각 반도체층을 컨택하기 위해 일단이 계단 형상을 갖는 담장형 바디 컨택부가 형성된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이 |
| 6 |
6 제 5 항에 있어서,상기 접지선택라인은 상기 바디 컨택부의 일측을 감싸며 형성되고,상기 바디 컨택부의 타단 또는 타측에는 상기 접지선택라인과 적어도 일부 접하며 수직하게 형성된 공통소스라인이 더 형성된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이 |
| 7 |
7 제 6 항에 있어서,상기 바디 컨택부의 각층은 상기 복수개의 반도체층들 중 동일층과 공통 바디로 서로 연결되고,상기 접지선택라인도 상기 복수개의 스트링선택라인들 및 상기 복수개의 워드라인들과 동일하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 복수개의 접지선택트랜지스터들을 형성하는 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이 |
| 8 |
8 제 7 항에 따른 상기 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법에 있어서,상기 바디 컨택부를 통하여 상기 복수개의 스트링선택트랜지스터들 중 프로그램하고자 하는 스트링선택트랜지스터들이 형성된 반도체층을 선택하고,상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 문턱전압 차이가 발생하도록 한 다음, 이를 이용하여 상기 각 스트링선택트랜지스터를 프로그램시키는 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법 |
| 9 |
9 제 8 항에 있어서,상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 달리 이레이즈시켜 문턱전압 차이가 발생하도록 한 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법 |
| 10 |
10 제 9 항에 있어서,상기 선택된 반도체층에 형성된 상기 프로그램하고자 하는 스트링선택트랜지스터들은 상기 각 비트라인의 컨택과 가장 가까운 스트링선택라인에 의하여 형성된 제 1 스트링선택트랜지스터들을 인가되는 바이어스에 관계없이 항상 턴오프(turn-off)될 정도의 높은 문턱전압을 갖도록 먼저 프로그램시키고, 나머지 스트링선택트랜지스터들을 프로그램시킨 다음, 다시 상기 제 1 스트링선택트랜지스터들이 원하는 문턱전압을 갖도록 프로그램시키는 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법 |
| 11 |
11 제 8 항에 있어서,상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 달리 상기 바디 컨택부를 통하여 바디 바이어스를 인가하여 문턱전압 차이가 발생하도록 한 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법 |
| 12 |
12 제 11 항에 있어서,상기 선택된 반도체층에 형성된 상기 프로그램하고자 하는 스트링선택트랜지스터들은 상기 각 비트라인의 컨택과 가장 가까운 스트링선택라인에 의하여 형성된 제 1 스트링선택트랜지스터들을 인가되는 바이어스에 관계없이 항상 턴오프(turn-off)될 정도의 높은 문턱전압을 갖도록 먼저 프로그램시키고, 나머지 스트링선택트랜지스터들을 프로그램시킨 다음, 다시 상기 제 1 스트링선택트랜지스터들이 원하는 문턱전압을 갖도록 프로그램시키는 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법 |
| 지정국 정보가 없습니다 |
|---|
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US08867280 | US | 미국 | FAMILY |
| 2 | US20130223142 | US | 미국 | FAMILY |
DOCDB 패밀리 정보
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US2013223142 | US | 미국 | DOCDBFAMILY |
| 2 | US8867280 | US | 미국 | DOCDBFAMILY |
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 지식경제부 | 서울대학교 산학협력단 | 산업원천기술개발사업 | 차세대 memory용 3D 적층 신소자 및 핵심 소재 공정 기술 개발 |
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1370509-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20120224 출원 번호 : 1020120019349 공고 연월일 : 20140306 공고 번호 : 특허결정(심결)연월일 : 20131126 청구범위의 항수 : 12 유별 : G11C 16/02 발명의 명칭 : ＬＳＭ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 256,500 원 | 2014년 02월 27일 | 납입 |
| 제 4 - 6 년분 | 금 액 | 606,480 원 | 2016년 02월 24일 | 납입 |
| 제 7 년분 | 금 액 | 278,000 원 | 2020년 02월 03일 | 납입 |
- 본 '원본보기 서비스'는 참고용이므로, 일부 오류 및 누락이 발생할 수 있습니다.
- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2012.02.24 | 수리 (Accepted) | 1-1-2012-0154493-14 |
| 2 | 선행기술조사의뢰서 | 2012.10.22 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2012.11.21 | 수리 (Accepted) | 9-1-2012-0086621-97 |
| 4 | 출원인정보변경(경정)신고서 | 2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 5 | 의견제출통지서 | 2013.03.06 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0154907-06 |
| 6 | [명세서등 보정]보정서 | 2013.03.13 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2013-0217337-45 |
| 7 | 심사처리보류(연기)보고서 | 2013.09.30 | 발송처리완료 (Completion of Transmission) | 9-6-2013-0019688-81 |
| 8 | 등록결정서 | 2013.11.26 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0820932-26 |
| 9 | 출원인정보변경(경정)신고서 | 2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 10 | 출원인정보변경(경정)신고서 | 2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 11 | 출원인정보변경(경정)신고서 | 2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 12 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 13 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 14 | 출원인정보변경(경정)신고서 | 2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1415122071 |
|---|---|
| 세부과제번호 | 10035320 |
| 연구과제명 | 차세대 메모리용 3D 적층 신소자 및 핵심소재 공정기술 개발 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 서울대학교산학협력단 |
| 성과제출연도 | 2012 |
| 연구기간 | 201003~201502 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
특허성과
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| 심판사항 정보가 없습니다 |
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