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수직채널 이중 게이트 구조를 갖는 메모리 셀

  • 기술번호 : KST2015160451
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 수직채널 이중 게이트 구조를 갖는 비휘발성 메모리 셀의 구조에 관한 것으로서, 제 1 소스/드레인 영역을 형성하는 제 1 반도체층과, 상기 제 1 반도체층 아래로 일정거리 이격되어 제 2 소스/드레인 영역을 형성하는 제 2 반도체층과, 상기 제 1 반도체층과 상기 제 2 반도체층 사이에서 바디 및 채널 영역을 형성하는 제 3 반도체층을 포함하여 소정의 높이로 형성된 기둥 형상의 액티브 영역과; 상기 기둥 형상의 액티브 영역을 분리시키는 필드 영역과; 상기 기둥 형상의 액티브 영역 측벽에 전하트랩층을 포함하는 2개 이상의 유전체층으로 구성된 제 1 절연층과; 상기 제 1 반도체층 상단 및 상기 필드 영역 상단에 1개 이상의 유전체층으로 구성된 제 2 절연층과; 상기 제 1 절연층 상부 및 제 2 절연층 상부에 형성된 제어 게이트를 포함하여 구성된 것을 특징으로 하여, 노어형 플래시 메모리 어레이에는 물론 어떤 형태의 메모리 어레이의 단위 셀로 사용하더라도, 불필요한 콘택 등이 필요 없게 되어 메모리의 고집적화가 가능하게 되고, 보다 효과적으로 프로그램/이레이즈를 하며, 독출 속도 및 센싱 전류량도 크게 하는 효과가 있다.수직채널, 이중 게이트, 메모리 셀, 기둥, 전하트랩
Int. CL H01L 27/115 (2006.01) H01L 21/8247 (2006.01)
CPC H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01)
출원번호/일자 1020060093138 (2006.09.25)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0784930-0000 (2007.12.05)
공개번호/일자
공고번호/일자 (20071211) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.09.25)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 박일한 대한민국 서울 관악구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2006.09.25 수리 (Accepted) 1-1-2006-0694960-48
2 의견제출통지서
Notification of reason for refusal
2007.08.24 발송처리완료 (Completion of Transmission) 9-5-2007-0458229-03
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2007.09.06 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0648408-89
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2007.09.06 수리 (Accepted) 1-1-2007-0648442-21
5 등록결정서
Decision to grant
2007.11.30 발송처리완료 (Completion of Transmission) 9-5-2007-0648126-55
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제 1 소스/드레인 영역을 형성하는 제 1 반도체층과, 상기 제 1 반도체층 아래로 일정거리 이격되어 제 2 소스/드레인 영역을 형성하는 제 2 반도체층과, 상기 제 1 반도체층과 상기 제 2 반도체층 사이에서 바디 및 채널 영역을 형성하는 제 3 반도체층을 포함하여 소정의 높이로 형성된 기둥 형상의 액티브 영역과;상기 기둥 형상의 액티브 영역을 분리시키는 필드 영역과;상기 기둥 형상의 액티브 영역 측벽에 전하트랩층을 포함하는 2개 이상의 유전체층으로 구성된 제 1 절연층과;상기 제 1 반도체층 상단 및 상기 필드 영역 상단에 1개 이상의 유전체층으로 구성된 제 2 절연층과;상기 제 1 절연층 상부 및 제 2 절연층 상부에 형성된 제어 게이트를 포함하여 구성된 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀
2 2
제 1 항에 있어서,상기 필드 영역은 상기 제 2 반도체층 일측 아래로 이웃한 기둥 형상의 액티브 영역 사이에 소정의 깊이로 채워진 산화막으로 형성된 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀
3 3
제 1 항에 있어서,상기 기둥 형상의 액티브 영역은 SOI 기판의 실리콘층으로 형성되고,상기 필드 영역은 SOI 기판의 매몰 산화막인 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀
4 4
제 1 항에 있어서,상기 필드 영역은 상기 제 2 반도체층 하단에 벌크 실리콘 기판의 산화 잠식으로 형성된 산화막층인 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀
5 5
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 전하트랩층은 질화막층인 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀
6 6
제 5 항에 있어서,상기 제 1 반도체층 및 상기 제 2 반도체층은 N형 반도체층이고,상기 제 3 반도체층은 P형 반도체층인 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀
7 7
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 2 절연층은 상기 제 1 절연층과 동일한 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀
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1 US2009242965 US 미국 DOCDBFAMILY
2 US7863643 US 미국 DOCDBFAMILY
3 WO2008038953 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
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