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복수개의 도핑층을 갖는 전하트랩 메모리 셀의 구조 및 그 제조방법과 동작방법

  • 기술번호 : KST2015160753
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.종래 전하트랩 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 F-N 터널링으로 채널에 있는 전자를 상기 전하트랩층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다. 전하트랩, 플래시 메모리, 터널링, 애벌런치
Int. CL H01L 27/115 (2006.01)
CPC H01L 21/823892(2013.01) H01L 21/823892(2013.01) H01L 21/823892(2013.01)
출원번호/일자 1020050009844 (2005.02.03)
출원인 재단법인서울대학교산학협력재단, 삼성전자주식회사
등록번호/일자 10-0663974-0000 (2006.12.26)
공개번호/일자 10-2006-0089260 (2006.08.09) 문서열기
공고번호/일자 (20070102) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.02.03)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
2 삼성전자주식회사 대한민국 경기도 수원시 영통구

발명자

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번호 이름 국적 주소
1 심재성 대한민국 서울 관악구
2 박병국 대한민국 서울 서초구
3 이종덕 대한민국 서울 서초구
4 김정우 대한민국 경기 성남시 분당구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
2 삼성전자주식회사 대한민국 경기도 수원시 영통구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2005.02.03 수리 (Accepted) 1-1-2005-0064316-76
2 서지사항보정서
Amendment to Bibliographic items		 2005.03.02 수리 (Accepted) 1-1-2005-0111578-13
3 서지사항보정서
Amendment to Bibliographic items		 2005.03.14 수리 (Accepted) 1-1-2005-0131736-99
4 수수료 등의 반환 안내서
Notification of Return of Official Fee, etc.		 2005.03.28 발송처리완료 (Completion of Transmission) 1-5-2005-0016866-99
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2005.07.15 수리 (Accepted) 4-1-2005-5072608-11
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2005.08.02 수리 (Accepted) 4-1-2005-5079334-14
7 대리인해임신고서
Report on Dismissal of Agent		 2005.08.12 수리 (Accepted) 1-1-2005-0445377-21
8 명세서등보정서
Amendment to Description, etc.		 2006.03.09 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0166127-47
9 의견제출통지서
Notification of reason for refusal		 2006.04.24 발송처리완료 (Completion of Transmission) 9-5-2006-0229263-06
10 명세서등보정서
Amendment to Description, etc.		 2006.06.15 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0420714-20
11 의견서
Written Opinion		 2006.06.15 수리 (Accepted) 1-1-2006-0420721-40
12 등록결정서
Decision to grant		 2006.09.26 발송처리완료 (Completion of Transmission) 9-5-2006-0559020-14
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.21 수리 (Accepted) 4-1-2012-5132663-40
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
액티브 영역과 필드 영역을 갖는 반도체 기판과; 상기 액티브 영역 상에 형성된 게이트와; 상기 게이트에 인접하고 서로 이격되어 상기 액티브 영역에 P형 불순물로 형성된 소스/드레인 영역과; 상기 게이트와 상기 액티브 영역 사이에 전하트랩층을 가지는 하나 이상의 유전층을 구비한 전하트랩 메모리 셀에 있어서,상기 액티브 영역은 N형 불순물로 상기 소스/드레인 영역과 PN 접합을 이루도록 도핑되어 형성된 터널링발생유도층을 포함하는 복수개의 도핑층으로 형성된 것을 특징으로 하는 전하트랩 메모리 셀
2 2
제 1 항에 있어서,상기 복수개의 도핑층은 상기 터널링발생유도층 위의 상기 기판 상단에 P형 불순물로 도핑되어 형성된 문턱전압조절층과;상기 터널링발생유도층 하단 및 상기 소스/드레인 영역 아래에 N형 불순물로 도핑되어 형성된 애벌런치발생유도층을 더 포함한 3개의 도핑층인 것을 특징으로 하는 전하트랩 메모리 셀
3 3
제 2 항에 있어서,상기 3개의 도핑층은 반도체 기판에 형성된 N형 웰(well) 내부에 형성된 것을 특징으로 하는 전하트랩 메모리 셀
4 4
제 1 항에 있어서,상기 복수개의 도핑층은 반도체 기판에 형성된 N형 웰(well) 내부에 형성되고,상기 터널링발생유도층 위의 상기 기판 상단에 P형 불순물로 도핑되어 형성된 문턱전압조절층을 더 포함한 2개의 도핑층인 것을 특징으로 하는 전하트랩 메모리 셀
5 5
삭제
6 6
삭제
7 7
삭제
8 8
삭제
9 9
삭제
10 10
제 2 항 또는 제 3 항에 있어서,상기 문턱전압조절층의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고, 상기 애벌런치발생유도층의 N형 불순물은 인(P) 또는 비소(As)로 하며, 상기 터널링발생유도층의 N형 불순물은 상기 애벌런치발생유도층의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 애벌런치발생유도층의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 한 것을 특징으로 하는 전하트랩 메모리 셀
11 11
제 4 항에 있어서,상기 문턱전압조절층의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고, 상기 터널링발생유도층의 N형 불순물은 상기 N형 웰(well)의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 N형 웰(well)의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 한 것을 특징으로 하는 전하트랩 메모리 셀
12 12
제 10 항에 있어서,상기 애벌런치발생유도층의 N형 불순물의 피크 도핑농도는 5×1017/cm3 이상이고, 상기 터널링발생유도층의 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상인 것을 특징으로 하는 전하트랩 메모리 셀
13 13
제 11 항에 있어서,상기 N형 웰(well) 불순물의 피크 도핑농도는 5×1017/cm3 이상이고, 상기 터널링발생유도층의 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상인 것을 특징으로 하는 전하트랩 메모리 셀
14 14
반도체 기판에 N형의 터널링발생유도층을 포함하는 복수개의 도핑층을 형성하는 단계와;상기 기판 상부에 전하트랩층을 가지는 하나 이상의 유전층을 형성하는 단계와;상기 유전층 상부에 게이트 물질을 적층하고 식각하여 소정의 게이트를 형성하는 단계와; 상기 게이트를 사이에 두고 서로 이격되도록 P형의 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법
15 15
제 14 항에 있어서,상기 복수개의 도핑층을 형성하는 단계 이전에 상기 기판에 N형 웰(well)을 형성하는 단계를 더 진행하고,상기 N형 웰(well) 내부에 상기 복수개의 도핑층을 형성하는 단계를 진행하는 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법
16 16
제 14 항 또는 제 15 항에 있어서,상기 복수개의 도핑층을 형성하는 단계는상기 기판에 P+ 또는 As+ 를 이온주입하여 애벌런치발생유도층을 형성하는 단계와;상기 기판에 P+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 다시 As+ 또는 Sb+ 를 이온주입하고,상기 기판에 As+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 다시 Sb+ 를 이온주입하여,상기 애벌런치발생유도층 상부에 상기 터널링발생유도층을 형성하는 단계와;상기 기판에 BF2+ 또는 In+ 를 이온주입하여 상기 터널링발생유도층 상부의 기판 표면에 문턱전압조절층을 형성하는 단계로 구성된 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법
17 17
제 15 항에 있어서,상기 N형 웰(well)을 형성하는 단계는 상기 기판에 P+ 또는 As+ 으로 이온주입하고,상기 복수개의 도핑층을 형성하는 단계는상기 기판에 P+ 로 N형 웰(well)을 형성하였을 경우에는 상기 기판에 As+ 또는 Sb+ 를 이온주입하고,상기 기판에 As+ 로 N형 웰(well)을 형성하였을 경우에는 상기 기판에 Sb+ 를 이온주입하여,상기 N형 웰(well) 내부에 상기 터널링발생유도층을 형성하는 단계와;상기 기판에 BF2+ 또는 In+ 를 이온주입하여 상기 터널링발생유도층 상부의 기판 표면에 문턱전압조절층을 형성하는 단계로 구성된 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법
18 18
제 16 항에 있어서,상기 애벌런치발생유도층을 형성하는 단계는상기 기판에 P+ 또는 As+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 40 내지 80keV의 에너지로 이온주입하는 단계와;상기 기판에 동일한 이온을 동일한 도즈량으로 100 내지 150keV의 에너지로 이온주입하는 단계로 이루어지고,상기 터널링발생유도층을 형성하는 단계는 상기 기판에 P+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 상기 기판에 As+ 또는 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고,상기 기판에 As+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 상기 기판에 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고,상기 문턱전압조절층을 형성하는 단계는 상기 기판에 BF+2 또는 In+ 이온을 5×1012/cm2 내지 7×1013/cm2 의 도즈량으로 1 내지 15keV의 에너지로 이온주입하는 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법
19 19
제 17 항에 있어서,상기 터널링발생유도층을 형성하는 단계는 상기 기판에 P+ 로 이온주입하여 N형 웰(well)을 형성하였을 경우에는 상기 기판에 As+ 또는 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고,상기 기판에 As+ 로 이온주입하여 N형 웰(well)을 형성하였을 경우에는 상기 기판에 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고,상기 문턱전압조절층을 형성하는 단계는 상기 기판에 BF+2 또는 In+ 이온을 5×1012/cm2 내지 7×1013/cm2 의 도즈량으로 1 내지 15keV의 에너지로 이온주입하는 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법
20 20
제 2 항 또는 제 4 항의 전하트랩 메모리 셀에 대하여,상기 소스 영역, 드레인 영역, 게이트 및 기판의 액티브 영역 각각에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 터널링발생유도층으로부터 밴드-투-밴드(band-to-band)로 터널링된 전자를 상기 애벌런치발생유도층 또는 상기 N형 웰(well)에 형성된 깊은 공핍(deep depletion) 영역에서 가속하여 애벌런치 현상을 발생하게 하고,상기 애벌런치 현상에서 생성된 홀(hole)을 다시 상기 깊은 공핍 영역으로부터 기판 표면 방향으로 가속시켜 핫 홀(hot hole)로 만들고,상기 핫 홀을 게이트 전계의 도움을 받아(gate field enhanced) 상기 전하트랩층으로 주입시키는 방식으로 프로그램하고,상기 바이어스(bias) 전압 조건을 바꾸어 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 액티브 영역의 채널로부터 전자를 상기 전하트랩층으로 주입시키는 방식으로 이레이즈하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법
21 21
제 20 항에 있어서,상기 소스 영역과 드레인 영역 모두에 일정 전압 VS를 인가하거나 또는 어느 하나만 일정 전압 VS를 인가하고 나머지는 플로팅(floating)시키고,상기 게이트에는 상기 VS 보다 낮은 전압 VG를 인가하고,상기 액티브 영역에는 상기 VS 보다 높은 전압 VB를 인가하여 프로그램하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법
22 22
제 21 항에 있어서,상기 VS는 0 V(접지)이고,상기 VG는 -5 내지 -18 V이고,상기 VB는 2 내지 10 V 로 하여 프로그램하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법
23 23
제 20 항에 있어서,상기 액티브 영역에 일정 전압 VB를 인가하고,상기 게이트에는 상기 VB 보다 높은 전압 VG를 인가하고,상기 소스 영역과 드레인 영역은 모두 플로팅(floating)시키거나, 어느 하나에만 플로팅시키고 나머지는 상기 VB 와 동일한 전압 VS를 인가하거나, 또는 모두 상기 VB 와 동일한 전압 VS를 인가하여 이레이즈하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법
24 24
제 23 항에 있어서,상기 VB는 -10 내지 -20 V이고,상기 VG는 0 V(접지)로 하고,상기 소스 영역과 드레인 영역은 모두 플로팅(floating)시켜 이레이즈하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법
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