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고집적 플래시 메모리 소자 및 그 제조 방법

  • 기술번호 : KST2015161262
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 고집적 및 고성능이 가능한 플래시 메모리 소자 및 그 제조방법에 관한 것이다. 상기 플래시 메모리 소자는 담장형 바디에 채널이 형성되는 이중/삼중 게이트 구조를 구비하고, 별도의 소스/드레인 영역을 구비하지 않거나, 소스/드레인 영역을 구비하더라도 제어 전극과 중첩되지 않도록 함으로써, 필요시에 제어 전극으로부터 발생하는 fringing 전계에 의해 반전층이 유기되고, 그 결과 셀 소자와 셀 소자들이 전기적으로 연결되는 것을 특징으로 한다. 상기 플래시 메모리 소자는 제어 전극의 하부에 전하를 저장할 수 있는 전하 저장 노드를 가지고 있으며, 셀 소자의 축소화 특성과 성능을 개선한다. 본 발명에 의하여 MOS 기반의 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 소자를 제안하게 된다. NAND 플래시 메모리, non-overlap, 고집적, 이중/삼중게이트, 담장형 바디, fringing 전계, SONOS, NFGM, 나노소자
Int. CL H01L 21/8247 (2011.01) H01L 27/115 (2011.01) H01L 29/78 (2011.01) B82Y 10/00 (2011.01)
CPC H01L 27/11519(2013.01) H01L 27/11519(2013.01) H01L 27/11519(2013.01) H01L 27/11519(2013.01) H01L 27/11519(2013.01) H01L 27/11519(2013.01) H01L 27/11519(2013.01) H01L 27/11519(2013.01) H01L 27/11519(2013.01)
출원번호/일자 1020060117296 (2006.11.25)
출원인 경북대학교 산학협력단
등록번호/일자 10-0831390-0000 (2008.05.15)
공개번호/일자
공고번호/일자 (20080521) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.11.25)
심사청구항수 32

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 김일환 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)
2 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.11.25 수리 (Accepted) 1-1-2006-0867629-53
2 대리인변경신고서
Agent change Notification		 2007.05.09 수리 (Accepted) 1-1-2007-0343591-06
3 선행기술조사의뢰서
Request for Prior Art Search		 2007.10.05 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2007.11.12 수리 (Accepted) 9-1-2007-0069556-11
5 의견제출통지서
Notification of reason for refusal		 2007.11.30 발송처리완료 (Completion of Transmission) 9-5-2007-0648947-12
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.01.29 수리 (Accepted) 1-1-2008-0075994-62
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.01.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0075993-16
8 등록결정서
Decision to grant		 2008.05.14 발송처리완료 (Completion of Transmission) 9-5-2008-0256483-35
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판; 상기 반도체 기판과 연결되고, 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디; 인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막; 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막을 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되는 층간 절연막; 및상기 층간 절연막위에 형성되되, 상기 담장형 바디와는 직교하는 방향을 따라 형성되는 제어 전극을 구비하고, 상기 층간 절연막은 상기 노출된 담장형 바디의 측벽과 상부 표면에 형성되는 투과(tunneling) 절연막,전하를 저장시키기 위하여 상기 투과 절연막위에 형성되는 전하 저장 노드;상기 전하 저장 노드위에 형성되는 컨트롤 절연막으로 이루어지며, 상기 컨트롤 절연막은 상기 전하 저장 노드와 상기 제어 전극 사이에 형성되며, 상기 제어 전극의 인접한 영역에 소스/드레인 영역이 형성되지 않으며, 상기 제어 전극에 인가되는 전압에 의해 발생되는 fringing 전계에 의해 셀 소자로서 동작되는 것을 특징으로 하는 플래시 메모리 소자
2 2
반도체 기판; 상기 반도체 기판과 연결되고, 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디; 인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막; 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막을 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되는 층간 절연막; 상기 층간 절연막위에 형성되되, 상기 담장형 바디와는 직교하는 방향을 따라 형성되는 제어 전극; 상기 제어전극의 측면에 배치되는 담장형 바디에 절연 물질로 이루어지는 스페이서; 및상기 담장형 바디에 형성되되 상기 제어 전극이 교차하지 않는 영역의 담장형 바디에 형성되며, 상기 제어 전극과 일정 거리 이격되도록 하여 서로 중첩되지 않는(nonoverlap) 소스/드레인 영역을 구비하고, 상기 층간 절연막은 상기 노출된 담장형 바디의 측벽과 상부 표면에 형성되는 투과(tunneling) 절연막,전하를 저장시키기 위하여 상기 투과 절연막위에 형성되는 전하 저장 노드;상기 전하 저장 노드위에 형성되는 컨트롤 절연막으로 이루어지며, 상기 컨트롤 절연막은 상기 전하 저장 노드와 상기 제어 전극 사이에 형성되며, 상기 제어 전극에 인가되는 전압에 의해 발생되는 fringing 전계에 의해 셀 소자로서 동작되며, 상기 소스/드레인 영역은 상기 스페이서를 사용하여 소스/드레인 영역 형성을 위한 이온주입을 통해 형성하여 상기 소스/드레인 영역이 상기 제어전극과 겹치지 않도록 형성하는 것을 특징으로 하는 플래시 메모리 소자
3 3
제1항 또는 제2항에 있어서, 상기 반도체 기판의 표면 및 상기 담장형 바디의 표면에 보호 절연막을 더 구비하고, 상기 층간 절연막은 상기 보호 절연막 및 상기 격리 절연막을 상기 담장형 바디의 상부 표면으로부터의 소정의 깊이까지 식각시킴으로써 노출된 담장형 바디의 상부 표면 및 그 측벽에 형성되는 것을 특징으로 하는 플래시 메모리 소자
4 4
제3항에 있어서, 상기 보호 절연막의 두께는 1 nm ~ 30 nm 사이에서 형성되는 것을 특징으로 하는 플래시 메모리 소자
5 5
제1항 및 제2항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 0
6 6
제3항에 있어서, 상기 보호 절연막위에 질화막을 더 구비하고, 상기 질화막은 1 nm ~ 60 nm 사이의 두께 범위에서 형성되는 것을 특징으로 하며,상기 층간 절연막은 상기 보호 절연막, 질화막 및 격리 절연막을 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되는 것을 특징으로 하는 플래시 메모리 소자
7 7
제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디의 높이는 50 nm ~ 1000 nm 사이에서 결정되고 폭은 2 nm ~ 200 nm 사이에서 형성되는 것을 특징으로 하는 플래시 메모리 소자
8 8
제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디의 상부 코너 모양은 각이 지거나, 둥글게 되거나, 또는 반원형으로 형성되도록 한 것을 특징으로 하는 플래시 메모리 소자
9 9
제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디의 수직 프로파일은 담장형 바디의 상부에서 기판까지 균일한 폭으로 형성되거나, 담장형 바디의 상부로부터 채널이 형성되는 부분을 포함하는 영역까지는 균일한 폭으로 유지하다가 점차 아래로 가면서 넓어지게 형성하거나, 또는 담장형 바디의 상부 표면에서 하부로 가면서 선형적으로 또는 비선형적으로 넓어지게 형성된 것을 특징으로 하는 플래시 메모리 소자
10 10
제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디와 상기 반도체 기판이 만나는 영역은 직각, 둔각, 예각으로 형성되거나, 둥근 모양으로 형성되는 것을 특징으로 하는 플래시 메모리 소자
11 11
제1항 및 제2항 중 어느 한 항에 있어서, 상기 격리 절연막 위로 노출되는 담장형 바디의 높이는 1 nm ~ 300 nm 사이의 범위에서 결정되며, 상기 격리 절연막위로 돌출되는 담장형 바디의 폭이 상기 격리 절연막위로 돌출되지 않은 담장형 바디의 폭에 비해 전체적으로 얇아지게 형성되는 것을 특징으로 하는 플래시 메모리 소자
12 12
제1항 및 제2항 중 어느 한 항에 있어서, 상기 투과 절연막은 1 nm ~ 10 nm 사이의 두께 범위에서 형성되고, 단층 또는 다층으로 형성되며, 상기 투과 절연막이 다층으로 형성되는 경우에는 상기 투과 절연막의 각층은 유전상수와 밴드갭이 서로 다른 물질들로 이루어지는 것을 특징으로 하는 플래시 메모리 소자
13 13
제1항 및 제2항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 박막 형태의 질화막으로 구성되거나, 금속 산화물을 포함하는 박막 형태의 절연막으로 구성되거나, 반도체, 금속 산화물, 금속, 금속질화물, 실리사이드 물질들 중 하나 또는 둘 이상을 포함하는 나노 크기의 미소 입자들로 구성되거나, 상기 질화막이나 절연막과 상기 나노 크기의 미소 입자들이 결합된 형태로 구성되는 것을 특징으로 하는 플래시 메모리 소자
14 14
제1항 및 제2항 중 어느 한 항에 있어서, 상기 컨트롤 절연막은 2 nm ~ 30 nm 사이의 두께 범위에서 형성되고, 단층 또는 다층의 절연막으로 이루어지는 것을 특징으로 하는 플래시 메모리 소자
15 15
제1항 및 제2항 중 어느 한 항에 있어서, 상기 제어 전극은 1 nm ~ 900 nm 사이의 두께 범위에서 결정되고, 상기 제어 전극은 단층 또는 다층으로 이루어지며, 상기 제어 전극이 다층으로 이루어지는 경우 상기 제어 전극의 각 층은 일함수또는 도전성이 서로 다른 물질들로 구성되는 것을 특징으로 하는 플래시 메모리 소자
16 16
제2항에 있어서, 상기 소스/드레인 영역과 상기 제어전극이 이격되는 거리는 적어도 0
17 17
제1항 및 제2항 중 어느 한 항에 있어서, 담장형 바디의 상부에 형성되는 투과 절연막이 담장형 바디의 측면에 형성되는 투과 절연막보다 더 두껍게 형성되며, 상부의 투과 절연막의 두께는 1 nm ~ 40 nm 범위에서 형성되는 것을 특징으로 하는 플래시 메모리 소자
18 18
제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디에 형성되는 채널은 halo 형태의 채널 도우핑이 형성되도록 하여 짧은 채널 효과를 최소화시키는 것을 특징으로 하는 플래시 메모리 소자
19 19
제1항 및 제2항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 제어전극 아래의 격리 절연막 위로 돌출된 담장형 바디의 표면에 형성된 투과 절연막 위에 국한하여 형성되거나, 또는 제어전극 아래의 격리 절연막 위로 돌출되고 투과 절연막이 표면에 형성된 담장형 바디의 측면에만 국한하여 형성되거나, 제어전극 아래의 투과 절연막이 형성된 담장형 바디와 격리 절연막 위에 형성되는 것을 특징으로 하는 플래시 메모리 소자
20 20
삭제
21 21
제2항에 있어서, 상기 제어전극과 겹치지 않는 소스/드레인 영역에 제어전극으로부터 발생하는 fringing 전계를 이용한 반전층 유기를 쉽게 형성될 수 있도록 하기 위하여, 상기 스페이서를 구성하는 절연 물질의 유전 상수를 증가시키는 것을 특징으로 하는 플래시 메모리 소자
22 22
(a) 반도체 기판에 상기 기판과 연결되는 담장형 바디를 형성하는 단계;(b) 상기 결과물의 표면에 격리 절연막을 형성하고 상기 담장형 바디의 표면 근처까지 평탄화하고 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막을 식각하여 완성하는 단계;(c) 상기 완성된 격리 절연막 위로 돌출된 담장형 바디의 측벽 및 상부 표면에 투과 절연막을 형성하는 단계;(d) 상기 결과물 위에 전하 저장 노드를 형성하는 단계;(e) 상기 결과물 위에 컨트롤 절연막을 형성하고 그 위에 제어 전극을 형성하는 단계;를 포함하는 플래시 메모리 소자 제조 방법
23 23
제22항에 있어서, 상기 플래시 메모리 소자 제조 방법은 (f) 상기 담장형 바디의 소정의 영역에 소스/드레인 영역을 형성하되, 상기 제어 전극으로부터 소정 거리 이격되도록 형성하여 상기 소스/드레인 영역이 상기 제어 전극과 겹치지 않도록 형성하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법
24 24
제22항에 있어서, 상기 (a) 단계에 의해 담장형 바디를 형성한 후, 반도체 기판과 담장형 바디의 표면에 보호 절연막을 형성하는 단계를 더 구비하고, 상기 (b) 단계에서는 결과물위에 격리 절연막을 형성하고, 담장형 바디의 표면 근처까지 평탄화한 후, 담장형 바디의 상부 표면으로부터 일정 깊이까지 보호 절연막 및 격리 절연막을 식각하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법
25 25
제23항에 있어서, 상기 (a) 단계에 의해 담장형 바디를 형성한 후, 반도체 기판과 담장형 바디의 표면에 보호 절연막 및 질화막을 순차적으로 형성하는 단계를 더 구비하고,상기 (b) 단계는 상기 결과물위에 격리 절연막을 형성하고 담장형 바디 표면 근처까지 평탄화하고, 담장형 바디의 상부 표면으로부터 일정 깊이까지 격리 절연막, 질화막 및 보호 절연막을 식각하여 격리 절연막 위로 돌출된 담장형 바디의 측면 및 상부 표면을 노출시키는 것을 특징으로 하는 플래시 메모리 소자 제조 방법
26 26
제23항에 있어서, 상기 (f) 단계는 제어 전극 형성 후 제어 전극의 양 측벽에 절연물질의 스페이서를 형성하고 이온주입을 통해 소스/드레인 영역을 형성하는 단계를 포함하는 메모리 소자 제조 방법
27 27
제23항에 있어서, 상기 (f) 단계에서 제어전극 형성 후 절연물질의 스페이서를 형성하되 제어전극 사이의 거리의 0
28 28
(a) 반도체 기판에 기판과 연결되는 담장형 바디를 형성하는 단계;(b) 반도체 기판 및 담장형 바디의 표면을 보호하기 위한 보호 절연막을 형성하고 그 위에 격리 절연막을 형성하되 담장형 바디의 상부 표면보다 높은 위치까지 평탄화하여 형성하는 단계;(c) 제어전극이 형성될 영역을 포토리쏘그라피를 통해 정의하고 식각을 통해 격리 절연막을 식각하여 정의된 영역에만 담장형 바디의 상부 및 측벽의 일부를 노출시키는 단계;(d) 상기 결과물위에 투과 절연막을 형성하는 단계;(e) 상기 결과물 위에 전하 저장 노드를 형성하는 단계와;(f) 상기 결과물 위에 컨트롤 절연막을 형성하고 그 위에 다마씬 공정을 이용하여 제어전극을 형성하는 단계;(g) 상기 제어전극 표면을 제외한 주변의 컨트롤 절연막 및 전하 저장 노드 를 제거하고, 소스/드레인을 형성하고자 하는 영역의 추가 절연막 및 격리 절연막을 제거하되, 격리 절연막위에 형성된 제어 전극의 바닥 근처까지 제거하는 단계;(h) 소스/드레인 영역을 형성하는 단계; 및(i) 상기 결과물 위에 층간 절연을 위한 절연막을 형성하고, 셀 소자 영역을 제외한 영역 중 소정의 위치에 콘택(contact) 및 금속층을 순차적으로 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법
29 29
(a) 반도체 기판에 기판과 연결되는 담장형 바디를 형성하는 단계;(b) 반도체 기판 및 담장형 바디의 표면에 격리 절연막을 형성하되 담장형 바디의 상부 표면보다 높은 위치까지 평탄화하여 형성하는 단계;(c) 제어전극이 형성될 영역을 포토리쏘그라피를 통해 정의하고 식각을 통해 격리 절연막을 식각하여 정의된 영역에만 담장형 바디의 상부 및 측벽의 일부를 노출시키는 단계;(d) 상기 결과물위에 투과 절연막을 형성하는 단계;(e) 상기 결과물 위에 전하저장 노드를 형성하는 단계;(f) 상기 결과물 위에 컨트롤 절연막을 형성하고 그 위에 다마씬 공정을 이용하여 제어전극을 형성하는 단계;(g) 상기 제어전극 표면을 제외한 주변의 컨트롤 절연막, 전하 저장 노드 및 그 아래의 격리 절연막을 식각하되, 상기 격리 절연막과 접하는 제어전극의 바닥 근처까지 식각하는 단계;(h) 상기 식각에 의하여 제어전극의 측면에서 드러나는 컨트롤 절연막과 전하 저장 노드를 제거하는 공정을 선택적으로 수행하는 단계;(i) 드러나는 제어전극의 측벽에 절연성 스페이서를 형성하는 단계;(j) 상기 절연성 스페이서를 이용하여 소스/드레인 영역을 형성하는 단계와;(k) 상기 결과물 위에 층간 절연을 위한 절연막을 형성하고, 셀 소자 영역을 제외한 영역 중 소정의 위치에 콘택(contact) 및 금속층을 순차적으로 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법
30 30
다수 개의 셀 스트링으로 이루어지는 낸드(NAND) 플래시 메모리 소자에 있어서, 상기 셀 스트링(string)은 순차적으로 연결된 다수 개의 셀 소자, 및 상기 셀 스트링의 양 끝단에 각각 배치되는 제1 및 제2 스위칭 소자로 이루어지며,상기 셀 소자는 반도체 기판, 상기 반도체 기판과 연결되고 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디, 인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막, 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막이 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되며, 절연 물질로 이루어지는 층간 절연막, 및 상기 층간 절연막위에 형성되되 상기 담장형 바디와는 직교하는 방향을 따라 형성되는 제어 전극을 구비하고, 상기 제어 전극의 인접한 영역에 소스/드레인이 형성되지 않는 것을 특징으로 하는 NAND 플래시 메모리 소자
31 31
제30항에 있어서, 상기 제1 및 제2 스위칭 소자는 소스 영역 및 드레인 영역을 모두 구비하거나, 소스 영역 및 드레인 영역 중 어느 하나를 선택적으로 구비하며, 만약 상기 제1 및 제2 스위칭 소자가 소스 영역 및 드레인 영역 중 어느 하나를 선택적으로 구비하는 경우, 상기 제1 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 영역을 형성하지 아니하고 드레인 영역만을 형성하며, 상기 제2 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 드레인 영역을 형성하지 아니하고 소스 영역만을 형성하는 것을 특징으로 하는 NAND 플래시 메모리 소자
32 32
다수 개의 셀 스트링으로 이루어지는 낸드(NAND) 플래시 메모리 소자에 있어서, 상기 셀 스트링(string)은 순차적으로 연결된 다수 개의 셀 소자, 및 상기 셀 스트링의 양 끝단에 각각 배치되는 제1 및 제2 스위칭 소자로 이루어지며,상기 셀 소자는 반도체 기판, 상기 반도체 기판과 연결되고 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디, 인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막, 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막이 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되며, 절연 물질로 이루어지는 층간 절연막, 상기 층간 절연막위에 형성되되 상기 담장형 바디와는 직교하는 방향을 따라 형성되는 제어 전극, 상기 제어 전극의 양 측벽에 형성되는 스페이서, 및 상기 담장형 바디에 형성되되 상기 제어 전극이 교차하지 않는 영역의 담장형 바디에 형성되며 상기 제어 전극과 중첩되지 않는(nonoverlap) 소스/드레인 영역을 구비하며, 상기 제1 및 제2 스위칭 소자는 게이트 전극, 소스 영역 및 드레인 영역을 모두 구비하며, 상기 제1 및 제2 스위칭 소자의 각각은 인접한 셀 소자와 연결되는 쪽의 소스 영역 또는 드레인 영역은 게이트 전극과 중첩되지 않는 것을 특징으로 하는 NAND 플래시 메모리 소자
33 33
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제30항 내지 제32항 중 어느 한 항에 있어서, 상기 NAND 플래시 메모리 소자의 셀 스트링의 스위칭 소자는 게이트 절연막 및 게이트 전극을 더 구비하고, 상기 게이트 절연막은 투과 절연막, 전하 저장 노드 및 컨트롤 절연막으로 구성되되 셀 소자의 투과 절연막, 전하 저장 노드 및 컨트롤 절연막과 동일한 공정으로 형성되거나, 투과 절연막 및 컨트롤 절연막 중 적어도 하나 이상으로 구성되되 셀 소자의 투과 절연막 및 컨트롤 절연막과 동일한 공정으로 형성되거나,셀 소자의 제조 공정과는 별개의 공정을 이용하여 제조되는 적어도 하나 이상의 절연막으로 구성되는 것을 특징으로 하는 NAND 플래시 메모리 소자
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순번 패밀리번호 국가코드 국가명 종류
1 US08035157 US 미국 FAMILY
2 US20100052043 US 미국 FAMILY
3 WO2008062974 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

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1 US2010052043 US 미국 DOCDBFAMILY
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