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임피던스 매칭된 양방향 멀티 드롭 버스 시스템, 그를이용한 메모리 시스템 및 메모리 모듈

  • 기술번호 : KST2015160096
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 1. 청구범위에 기재된 발명이 속하는 기술 분야 본 발명은 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈에 관한 것임. 2. 발명이 해결하려고 하는 기술적 과제 본 발명은 상호 신호 간섭을 유발하는 반사파가 존재하지 않는 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 제공함. 3. 발명의 해결방법의 요지 본 발명은 [K+1]개의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하를 포함함. 4. 발명의 중요한 용도 본 발명은 메모리 시스템에 이용됨. 버스, 메모리 시스템, 임피던스 매칭, 반사파
Int. CL G11C 11/4093 (2006.01) G11C 11/4096 (2006.01)
CPC G11C 11/4093(2013.01) G11C 11/4093(2013.01) G11C 11/4093(2013.01) G11C 11/4093(2013.01) G11C 11/4093(2013.01)
출원번호/일자 1020080055220 (2008.06.12)
출원인 에스케이하이닉스 주식회사, 재단법인서울대학교산학협력재단
등록번호/일자 10-0943861-0000 (2010.02.17)
공개번호/일자 10-2009-0129118 (2009.12.16) 문서열기
공고번호/일자 (20100224) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.06.12)
심사청구항수 29

출원인

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 오익수 대한민국 서울특별시 광진구 군
2 정덕균 대한민국 서울특별시 서초구
3 김수환 대한민국 서울특별시 관악구
4 신우열 대한민국 서울특별시 성동구
5 임동혁 대한민국 서울특별시 송파구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.06.12 수리 (Accepted) 1-1-2008-0420065-76
2 선행기술조사의뢰서
Request for Prior Art Search		 2009.06.04 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2009.07.16 수리 (Accepted) 9-1-2009-0042826-36
4 의견제출통지서
Notification of reason for refusal		 2009.11.12 발송처리완료 (Completion of Transmission) 9-5-2009-0466511-86
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.01.11 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0014719-18
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.01.11 수리 (Accepted) 1-1-2010-0014720-65
7 등록결정서
Decision to grant		 2010.01.28 발송처리완료 (Completion of Transmission) 9-5-2010-0040035-09
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.04.06 수리 (Accepted) 4-1-2012-5073964-60
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.12.24 수리 (Accepted) 4-1-2012-5270171-92
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.04.27 수리 (Accepted) 4-1-2015-5055330-26
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
[K+1]개의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하 를 포함하되, 상기 직렬 부하는 아래의 [수학식 1]에 따라 결정되는 버스 시스템
2 2
제1항에 있어서, 상기 버스 시스템에 연결되는 메모리 칩 및 메모리 컨트롤러는 온 다이 터미네이션(ODT)된 버스 시스템
3 3
제1항에 있어서, 상기 버스 시스템에 연결되는 메모리 칩은 상기 메모리 모듈에 라인 매칭된 신호 구동 드라이버를 포함하는 버스 시스템
4 4
제1항에 있어서, 상기 버스 시스템에 연결되는 메모리 컨트롤러는 상기 버스 시스템에 라인 매칭된 신호 구동 드라이버를 포함하는 버스 시스템
5 5
제1항에 있어서, 상기 직렬 부하는 PCB 임베디드 부하인 버스 시스템
6 6
제1항에 있어서, 상기 메모리 모듈은 상기 커넥터와 연결되며 상기 메모리 모듈의 특성 임피던스를 갖는 제1부하; 상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하; 상기 제2부하와 연결되는 제1칩; 상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하; 상기 제3부하와 연결되는 제2칩; 및 상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하 를 포함하는 버스 시스템
7 7
[K+1]개의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하; 및 최종단 스터브에 구비되는 의 병렬 저항 을 포함하되, 상기 직렬 부하는 아래의 [수학식 2]에 따라 결정되는 버스 시스템
8 8
제7항에 있어서, 상기 버스 시스템에 연결되는 메모리 칩 및 메모리 컨트롤러는 온 다이 터미네이션(ODT)된 버스 시스템
9 9
제7항에 있어서, 상기 버스 시스템에 연결되는 메모리 칩은 상기 메모리 모듈에 라인 매칭된 신호 구동 드라이버를 포함하는 버스 시스템
10 10
제7항에 있어서, 상기 버스 시스템에 연결되는 메모리 컨트롤러는 상기 버스 시스템에 라인 매칭된 신호 구동 드라이버를 포함하는 버스 시스템
11 11
제7항에 있어서, 상기 직렬 부하는 PCB 임베디드 부하인 버스 시스템
12 12
제7항에 있어서, 상기 메모리 모듈은 상기 커넥터와 연결되며 상기 메모리 모듈의 특성 임피던스를 갖는 제1부하; 상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하; 상기 제2부하와 연결되는 제1칩; 상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하; 상기 제3부하와 연결되는 제2칩; 및 상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하 를 포함하는 버스 시스템
13 13
[K+1]개의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하 를 포함하되, 상기 직렬 부하는 아래의 [수학식 3]에 따라 결정되는 버스 시스템
14 14
제13항에 있어서, 상기 버스 시스템에 연결되는 메모리 칩 및 메모리 컨트롤러는 온 다이 터미네이션(ODT)된 버스 시스템
15 15
제13항에 있어서, 상기 버스 시스템에 연결되는 메모리 칩은 상기 메모리 모듈에 라인 매칭된 신호 구동 드라이버를 포함하는 버스 시스템
16 16
제13항에 있어서, 상기 버스 시스템에 연결되는 메모리 컨트롤러는 상기 버스 시스템에 라인 매칭된 신호 구동 드라이버를 포함하는 버스 시스템
17 17
제13항에 있어서, 상기 직렬 부하는 PCB 임베디드 부하인 버스 시스템
18 18
제13항에 있어서, 상기 메모리 모듈은 상기 커넥터와 연결되며 상기 메모리 모듈의 특성 임피던스를 갖는 제1부하; 상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하; 상기 제2부하와 연결되는 제1칩; 상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하; 상기 제3부하와 연결되는 제2칩; 및 상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하 를 포함하는 버스 시스템
19 19
하나 이상의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하 를 포함하되, 상기 직렬 부하는 상기 스터브의 버스 선로 종단에서 임피던스 정합되도록 결정되는 버스 시스템
20 20
제19항에 있어서, 상기 버스 시스템에 연결되는 메모리 칩 및 메모리 컨트롤러는 온 다이 터미네이션(ODT)된 버스 시스템
21 21
제19항에 있어서, 상기 버스 시스템에 연결되는 메모리 칩은 상기 메모리 모듈에 라인 매칭된 신호 구동 드라이버를 포함하는 버스 시스템
22 22
제19항에 있어서, 상기 버스 시스템에 연결되는 메모리 컨트롤러는 상기 버스 시스템에 라인 매칭된 신호 구동 드라이버를 포함하는 버스 시스템
23 23
제19항에 있어서, 상기 직렬 부하는 PCB 임베디드 부하인 버스 시스템
24 24
제19항에 있어서, 상기 메모리 모듈은 상기 커넥터와 연결되며 상기 메모리 모듈의 특성 임피던스를 갖는 제1부하; 상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하; 상기 제2부하와 연결되는 제1칩; 상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하; 상기 제3부하와 연결되는 제2칩; 및 상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하 를 포함하는 버스 시스템
25 25
[K+1]개의 스터브; 상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하 를 포함하되, 상기 직렬 부하는 아래의 [수학식 4]에 따라 결정되는 메모리 시스템
26 26
[K+1]개의 스터브; 상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈; 상기 커넥터에 연결되는 직렬 부하; 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하; 및 최종단 스터브에 구비되는 의 병렬 저항 을 포함하되, 상기 직렬 부하는 아래의 [수학식 5]에 따라 결정되는 메모리 시스템
27 27
[K+1]개의 스터브; 상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하 를 포함하되, 상기 직렬 부하는 아래의 [수학식 6]에 따라 결정되는 메모리 시스템
28 28
하나 이상의 스터브; 상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하 를 포함하되, 상기 직렬 부하는 상기 스터브의 버스 선로 종단에서 임피던스 정합되도록 결정되는 메모리 시스템
29 29
버스 커넥터와 연결되는 제1부하; 상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하; 상기 제2부하와 연결되는 제1칩; 상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하; 상기 제3부하와 연결되는 제2칩; 및 상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하 를 포함하는 메모리 모듈
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순번 패밀리번호 국가코드 국가명 종류
1 US08195855 US 미국 FAMILY
2 US20090313410 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2009313410 US 미국 DOCDBFAMILY
2 US8195855 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.