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안장형 플래시 메모리 소자 및 제조방법

  • 기술번호 : KST2015161222
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 안장(Saddle) 구조를 갖는 나노 크기의 플래시 메모리 소자 및 그 제조방법에 관한 것으로서, 특히 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하기 위한 안장형 고집적/고성능 플래시 메모리 소자에 관한 것이다. 본 발명에 의하면, 소자에서 함몰된 채널 주변의 절연막을 선택적으로 약간 제거하면 함몰된 채널의 표면 뿐 만 아니라 측면이 드러나게 되며, 드러난 표면 및 측면에 터널링 절연막을 형성하고 플로팅 전극, 전극간 절연막 및 제어 전극을 형성하여 소자를 구현하게 된다. 특히, 플로팅 전극으로 절연이 되는 질화막이나 다수의 나노 크기 dot을 적용하면 마스크의 추가 없이 우수한 메모리 소자를 구현할 수 있다. 따라서, 본 발명은 축소화 특성이 뛰어나고 함몰된 채널의 표면 및 측면에 전류가 흐를 수 있는 채널이 형성되기 때문에 전류구동 능력이 크게 증가하며, 제어전극의 채널에 대한 통제능력을 향상시켜 메모리 쓰기/지우기 특성을 개선할 수 있다. 실리콘, 바디, 이중/삼중-게이트 소자, 나노 실리콘 채널, 자기정렬구조, 안장(Saddle) 채널, 함몰 채널, 측면 게이트, SONOS, 나노 플로팅 게이트
Int. CL H01L 21/8247 (2006.01.01) H01L 21/336 (2006.01.01) H01L 21/28 (2006.01.01) B82Y 10/00 (2017.01.01)
CPC
출원번호/일자 1020040104144 (2004.12.10)
출원인 경북대학교 산학협력단
등록번호/일자 10-0612718-0000 (2006.08.08)
공개번호/일자 10-2006-0065745 (2006.06.14) 문서열기
공고번호/일자 (20060817) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2004.12.10)
심사청구항수 34

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 김순웅 대한민국 서울시 구로구 디지털로**길 **, ***호 (구로동,에이스테크노타워*차)(정진국제특허법률사무소)
2 이종일 대한민국 서울특별시 영등포구 당산로**길 **(당산동*가) 진양빌딩 *층(대일국제특허법률사무소)
3 정영수 대한민국 서울특별시 금천구 가산디지털 *로 **, ****호 (가산동, 에이스한솔타워)(한영국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2004.12.10 수리 (Accepted) 1-1-2004-0582750-49
2 의견제출통지서
Notification of reason for refusal		 2006.02.16 발송처리완료 (Completion of Transmission) 9-5-2006-0089138-56
3 의견서
Written Opinion		 2006.04.17 수리 (Accepted) 1-1-2006-0264184-16
4 명세서등보정서
Amendment to Description, etc.		 2006.04.17 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0264196-53
5 출원인변경신고서
Applicant change Notification		 2006.05.18 수리 (Accepted) 1-1-2006-0346589-94
6 대리인변경신고서
Agent change Notification		 2006.06.05 수리 (Accepted) 1-1-2006-0396301-79
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2006.06.19 수리 (Accepted) 4-1-2006-0014280-97
8 등록결정서
Decision to grant		 2006.07.25 발송처리완료 (Completion of Transmission) 9-5-2006-0421993-66
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
실리콘 기판(1) 위에 기판과 연결되는 담장 형태의 실리콘 바디(2)가 형성되고, 상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)이 형성되며; 상기 제 1절연막(3) 위에 질화막(4)이 형성되고, 상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)이 실리콘 바디(2)의 표면 높이까지 도달하도록 형성되며;상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 10 nm ~ 200 nm 깊이의 범위에서 함몰되어 형성되고, 상기 제 2절연막(5)이 필요에 따라 표면으로부터 11 nm ~ 300 nm 깊이의 범위에서 함몰되도록 형성되며;상기 제1절연막과 질화막이 상기 함몰된 실리콘 바디(2)를 따라 함몰된 바디(2)의 측면이 1 nm ~ 100 nm 범위에서 드러나게 형성되고, 터널링 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되며;상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)이 순차적으로 형성되고, 상기 실리콘 바디(2)의 함몰된 채널을 제외한 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)가 형성됨을 특징으로 하는 플래시 메모리 소자
2 2
삭제
3 3
청구항 1에 있어서,상기 실리콘 바디(2)와 제 1절연막(3) 위에 형성되는 질화막(4)의 두께는 가변 되며, 선택적 식각이 보장되는 절연막 물질로 대체하여 형성된 것을 특징으로 하는 플래시 메모리 소자
4 4
청구항 1에 있어서, 상기 실리콘 바디(2)와 질화막(4)으로부터 떨어진 소자 격리를 위한 제 2절연막(5)에 형성되는 전하저장 노드(8)와, 전극간 절연막(9), 제어전극(10)의 전체 폭이 실리콘 바디(2)의 측면에서 함몰된 실리콘 바디(2)와 정렬되어 식각된 질화막(4)의 폭이나 식각 깊이와 유사하거나 작은 폭으로 형성된 것을 특징으로 하는 플래시 메모리 소자
5 5
청구항 1에 있어서, 상기 실리콘 바디(2)가 서로 근접하게 형성될 경우 함몰된 채널의 측면을 드러나게 하는 절연막의 식각 과정에서 근접 거리 내에 형성된 실리콘 바디(2) 사이의 제 1 절연막(3) 및 제 2절연막(5)과 질화막(4)의 표면이 함몰된 실리콘 바디(2)의 표면 보다 낮은 위치에 존재하도록 형성된 것을 특징으로 하는 플래시 메모리 소자
6 6
청구항 1에 있어서, 상기 채널이 형성될 함몰된 실리콘 바디(2)와 주변에 있는 질화막(4)과 제 1절연막(3)이 함몰된 실리콘 바디(2) 보다 넓은 폭과 깊이로 식각하되 제 2절연막(5)이 식각되지 않고, 전하저장노드(8), 전극간 절연막(9) 및 제어 전극(10)이 정렬된 형태를 갖는 것을 특징으로 하는 플래시 메모리 소자
7 7
청구항 1에 있어서, 상기 제 1 절연막(3) 위에 소자격리를 위한 제 2절연막(5)이 실리콘 바디(2)의 표면 높이까지 도달하도록 형성되고, 상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되도록 형성되며, 상기 함몰된 실리콘 바디(2)의 주변에 있는 제 1 절연막(3) 및 제 2절연막(5)을 함몰된 실리콘 바디 영역과 정렬되게 함몰하되 함몰의 폭과 깊이가 함몰된 실리콘 바디의 것 보다 크게 하여 함몰된 실리콘 바디의 측면채널이 드러나도록 형성된 후, 상기 구조에서 터널링 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되도록 하여, 상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)이 순차적으로 형성되고, 상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)가 형성됨을 특징으로 하는 플래시 메모리 소자
8 8
청구항 1에 있어서, 상기 제 1 절연막(3) 위에 소자격리를 위한 제 2절연막(5)이 실리콘 바디(2)의 표면 높이까지 도달하도록 형성되고, 상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되도록 형성되며, 상기 함몰된 실리콘 바디(2)의 주변에 있는 제 1 절연막(3) 및 제 2절연막(5)의 일부만 식각하여 함몰된 실리콘 바디의 측면채널이 드러나도록 형성된 후, 상기 구조에서 터널링 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되도록 하여, 상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)이 순차적으로 형성되고, 상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)가 형성됨을 특징으로 하는 플래시 메모리 소자
9 9
청구항 8에 있어서, 상기 실리콘 바디(2)가 서로 근접한 거리 내에 형성될 경우, 함몰된 채널의 측면을 드러나게 하는 절연막 식각 과정에서 근접한 거리 내에 형성된 실리콘 바디(2) 사이의 제 1절연막(3) 및 제 2절연막(5) 표면은 함몰된 실리콘 바디(2)의 표면 보다 낮은 위치에 존재하도록 형성한 것을 특징으로 하는 플래시 메모리 소자
10 10
청구항 1 또는 청구항 8에 있어서, 상기 소스/드레인 영역(11)과 채널을 포함하는 단결정 실리콘으로 형성된 실리콘 바디(2)의 폭이 4nm ~ 200 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
11 11
청구항 1 또는 청구항 8에 있어서, 상기 소스/드레인 영역(11)과 채널을 포함하는 실리콘 바디(2)의 높이가 실리콘 기판(1) 표면으로부터 10 nm ~ 1000 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
12 12
청구항 1 또는 청구항 8에 있어서, 상기 실리콘 바디(2)의 함몰을 위해 열어(open)주는 폭을 적어도 10 nm 이상으로 열어주고, 함몰되는 깊이는 5 nm ~ 500 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
13 13
청구항 1 또는 청구항 8에 있어서, 상기 실리콘 바디(2)에 형성된 함몰된 채널의 아래쪽 코너를 직각, 둔각, 예각 혹은 둥글게 형성하는 것을 특징으로 하는 플래시 메모리 소자
14 14
청구항 1 또는 청구항 8에 있어서, 상기 실리콘 바디(2)의 함몰된 영역 표면이 소자의 채널로 형성되고, 동시에 함몰된 채널 표면의 측면이 1 nm ~ 100 nm 사이로 드러나게 해서 측면 채널로 이용하는 것을 특징으로 하는 플래시 메모리 소자
15 15
청구항 1 또는 청구항 8에 있어서, 상기 실리콘 바디(2)의 함몰된 채널 표면과 측면에 형성된 터널링 절연막(7)의 두께는 표면과 측면에서 같거나 다르게 형성하되 1 nm ~ 11 nm 범위에서 형성된 특징으로 하는 플래시 메모리 소자
16 16
청구항 1 또는 청구항 8에 있어서, 상기 실리콘 바디(2)의 함몰된 채널 표면과 측면 채널 사이에는 모서리가 존재하며, 상기 모서리의 각이 직각, 둔각, 예각 혹은 둥글게 형성된 특징으로 하는 플래시 메모리 소자
17 17
청구항 1 또는 청구항 8에 있어서, 상기 실리콘 바디(2)의 단면 모양이 위는 폭이 좁다가 실리콘 기판(1)으로 움직이면서 점차 넓어지게 하거나, 채널이 형성되는 부근까지는 실리콘 바디(2)의 측면을 수직으로 형성하되, 실리콘 기판(1)에 근접하면서 점차 넓어지는 것을 특징으로 하는 플래시 메모리 소자
18 18
청구항 1 또는 청구항 8에 있어서,상기 전하저장 노드(8)의 물질은 폴리 실리콘, 아몰퍼스 실리콘, 폴리 SiGe, 아몰퍼스 SiGe, 일 함수가 다른 금속 및 금속 산화물, 금속 alloy, 복합 조성의 질화막 혹은 고유전율 절연막이 연속적인 필름 형태로 형성되며, 1 nm ~ 50 nm 범위의 크기를 갖는 나노 dot로 구성된 것을 특징으로 하는 플래시 메모리 소자
19 19
청구항 1 또는 청구항 8에 있어서, 상기 전하저장 노드(8)의 물질이 도전성이고 연속적인 필름으로 형성된 경우는 셀과 셀 사이에서 격리를 시키는 것을 특징으로 하는 플래시 메모리 소자
20 20
청구항 1 또는 청구항 8에 있어서, 상기 전극간 절연막(9)의 물질은 산화막, 질화막, Al2O3를 포함하는 고유전 절연막으로 형성하되, 상기 전극간 절연막(9)을 하나의 물질로 하거나 2개 이상의 물질을 적층하는 형태로 형성하고, 최종 두께는 2 nm ~ 30 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자
21 21
청구항 1 또는 청구항 8에 있어서, 상기 제어전극(10)의 물질은 폴리 및 아몰퍼스 실리콘, 폴리 및 아몰퍼스 SiGe, 다양한 금속, 다양한 금속 alloy, 다양한 금속을 적용한 실리사이드로 구성되며, 상기 물질을 조합한 적층 구조를 갖도록 형성된 것을 특징으로 하는 플래시 메모리 소자
22 22
청구항 1 또는 청구항 8에 있어서,상기 스페이서(13)의 물질은 다양한 종류의 절연막 및 상기 절연막의 조합으로 구성되고, 상기 스페이서(13)의 최종 폭은 5 nm ~ 200 nm 범위에서 형성하되 실리콘 바디(2)의 표면에서 보이는 저장전극(8)을 덮도록 폭을 조절하여 형성된 것을 특징으로 하는 플래시 메모리 소자
23 23
청구항 1 또는 청구항 8에 있어서,상기 전하저장노드(8), 전극간 절연막(9), 제어전극(10)이 실리콘 바디(2)의표면과 거의 동일한 높이로 함몰된 영역에만 형성하거나, 위로는 1nm ~ 50nm 범위의 높이로 자기 정렬형 형태로 형성하되, 경우에 따라 저장전극(8)은 제외하고 형성할 수 있는 것을 특징으로 하는 플래시 메모리 소자
24 24
청구항 1 또는 청구항 8에 있어서, 상기 실리콘 바디(2) 표면 위로 형성되는 전하저장노드(8), 전극간 절연막(9), 제어전극(10)의 전체 폭이 실리콘 바디(2) 표면 아래에 형성되는 전체 폭 보다 크거나 작게 형성하는 것을 특징으로 하는 플래시 메모리 소자
25 25
청구항 1에 있어서, 상기 패턴된 제 2절연막(5)의 식각 폭과 깊이를 실리콘 바디(2)의 식각 폭 및 깊이와 각각 다르게 형성하되, 식각 깊이만 표면 근처로 작게 형성하거나 실리콘 바디(2)의 식각 폭 및 깊이와 동일하게 형성하는 것을 특징으로 하는 플래시 메모리 소자
26 26
청구항 1 또는 청구항 8에 있어서,상기 소스/드레인 영역(11)의 접합 깊이는 실리콘 바디(2)의 식각되지 않은 표면을 기준으로 5 nm ~ 500 nm 범위로 형성하고, 깊이를 깊게 하여 소스나 드레인으로 지우기를 할 때 빠른 지우기를 할 수 있도록 하는 것을 특징으로 하는 플래시 메모리 소자
27 27
청구항 1 또는 청구항 8에 있어서,상기 소스/드레인 영역(11) 및 절연막 스페이서(13)를 형성한 후 콘택홀(contact hole)을 형성할 때 콘택홀을 절연막 스페이서(13)에 닿도록 형성하거나, 소스/드레인 영역(11)의 저항을 줄이기 위해 소스/드레인 영역(11)이 형성된 실리콘 바디(2)의 표면 및 1 nm ~ 400 nm 범위의 측면에 금속층이 접촉할 수 있도록 콘택홀이 형성된 것을 특징으로 하는 플래시 메모리 소자
28 28
청구항 1항에 있어서, 상기 실리콘 바디(2)가 서로 근접한 거리 내에 형성될 경우, 함몰된 채널의 측면을 드러나게 하는 절연막 식각 과정에서 근접한 거리 내에 형성된 실리콘 바디(2) 사이의 절연막(3) 및 질화막(4), 그리고 절연막(5) 표면은 함몰된 실리콘 바디(2)의 표면 보다 낮은 위치에 존재하도록 형성한 것을 특징으로 하는 플래시 메모리 소자
29 29
청구항 1에 있어서, 여분의 마스크 한 장을 추가하여 상기 함몰된 실리콘 바디(2)의 표면 및 측벽까지 드러나게 하여 채널을 형성하는 안장형 플래시 소자 구조와 채널이 함몰되지 않은 실리콘 바디(2)의 표면에 형성되는 MOS 소자를 같은 칩 상에 집적하도록 하는 구조를 갖는 것을 특징으로 하는 플래시 메모리 소자
30 30
실리콘 기판(1) 위에 기판과 연결되는 담장 형태의 실리콘 바디(2)를 형성하는 단계와; 상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)을 형성하는 단계와; 상기 제 1절연막(3) 위에 질화막(4)을 형성하는 단계와; 상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)을 실리콘 바디(2)의 표면 높이까지 도달하도록 형성하는 단계와; 상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되며, 상기 제 2절연막(5)이 표면으로부터 필요에 따라 일정 깊이로 함몰되도록 형성하는 단계와; 상기 제 1절연막(3)과 질화막(4)을 실리콘 바디(2)의 함몰 폭이나 깊이 보다 크게 형성하되 터널링 절연막(7)이 함몰된 실리콘 바다(2)의 표면 및 측면에 형성하는 단계와; 상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)을 순차적으로 형성하는 단계와; 상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)를 순차적으로 형성하는 단계와; 상기 결과물에 필요에 따라 실리사이드를 형성하고 절연막을 형성한 후, 콘택(contact)과 금속층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법
31 31
청구항 30에 있어서, 상기 실리콘 바디(2)와, 제 1절연막(3), 질화막(4) 및 제 2절연막(5)은 주어진 공정 조건에 따라 함몰 순서가 서로 바꾸어 형성된 것을 특징으로 하는 플래시 메모리 소자의 제조방법
32 32
청구항 30에 있어서, 상기 실리콘 바디(2)와 소자 격리를 형성하기 위한 단계에서 실리콘 기판(1)에 실리콘 바디(2)를 위한 마스크를 형성하고 실리콘 바디(2)를 식각하며, 식각에 따른 손상(damage)를 줄이는 공정(산화막 성장 및 제거, 특별한 세정 또는 수소 어닐링)을 수행한 후 제 1절연막(3)을 형성하고 질화막(4)을 형성하며, 제 2절연막(5)을 증착하고 평탄화 하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법
33 33
청구항 30에 있어서, 상기 함몰될 실리콘 바디(2)와 정열되는 제 2절연막(5)을 포함한 절연막을 식각하되 하드마스크(hard mask) 물질로서 제 2질화막(6)이나 폴리실리콘, 아몰퍼스 실리콘, 폴리실리콘, 아몰퍼스 실리콘 중의 선택된 물질 위에 형성된 산화막 등을 사용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법
34 34
청구항 30에 있어서, 상기 실리콘 바디(2)와 소자 격리를 형성하기 위한 공정단계로서, 실리콘 기판(1)에 제 2절연막(5)을 먼저 형성하고, 실리콘 바디(2)를 위한 마스크를 형성한 후 제 2절연막(5)을 실리콘 기판(1)이 드러날 때까지 식각하며, 식각에 따른 실리콘 표면의 손상을 줄이는 공정(산화막 성장 및 제거 또는 수소 어닐링)을 수행하고 실리콘 에피층을 성장하며, 격리 절연막(5) 높이로 평탄화 하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법
35 35
청구항 30에 있어서, 상기 실리콘 바디(2)의 함몰된 채널 표면과 측면에 터널링 절연막(7)을 형성하기 전에 실리콘 채널의 표면특성을 개선하기 위한 수소 어닐링을 포함하는 표면 처리 공정을 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법
36 35
청구항 30에 있어서, 상기 실리콘 바디(2)의 함몰된 채널 표면과 측면에 터널링 절연막(7)을 형성하기 전에 실리콘 채널의 표면특성을 개선하기 위한 수소 어닐링을 포함하는 표면 처리 공정을 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법
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순번 패밀리번호 국가코드 국가명 종류
1 JP04950065 JP 일본 FAMILY
2 JP20523611 JP 일본 FAMILY
3 US07498632 US 미국 FAMILY
4 US20080157172 US 미국 FAMILY
5 WO2006062332 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 JP2008523611 JP 일본 DOCDBFAMILY
2 JP2008523611 JP 일본 DOCDBFAMILY
3 JP2008523611 JP 일본 DOCDBFAMILY
4 JP4950065 JP 일본 DOCDBFAMILY
5 US2008157172 US 미국 DOCDBFAMILY
6 US7498632 US 미국 DOCDBFAMILY
7 WO2006062332 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
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