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자기 정렬된 듀얼게이트 단전자 트랜지스터 및 그 제조방법

  • 기술번호 : KST2015160922
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 게이트 절연막을 사이에 두고 컨트롤 게이트를 중심으로 양쪽에 자기 정렬된 두 개의 측벽 게이트로 구성되는 듀얼게이트 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 컨트롤 게이트와 듀얼게이트, 듀얼게이트와 소스/드레인 영역을 자기 정열로 형성함으로써, 종래 듀얼게이트 단전자 트랜지스터가 가지고 있던 비 이상적인 전기적 특성의 문제점을 근본적으로 해결하였고, 아울러 양자점의 커패시턴스를 줄임으로써, 상온에서도 단전자 트랜지스터의 동작 특성이 나오는 소자를 구현하였으며, 나아가, 통상의 MOSFET 공정과 호환성을 높여, MOSFET을 동시 집적 가능하게 한 효과가 있다.자기 정렬, 듀얼게이트, 단전자 트랜지스터, SET
Int. CL H01L 21/336 (2006.01) H01L 29/775 (2006.01)
CPC H01L 29/7613(2013.01) H01L 29/7613(2013.01) H01L 29/7613(2013.01)
출원번호/일자 1020060135357 (2006.12.27)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0800507-0000 (2008.01.28)
공개번호/일자
공고번호/일자 (20080204) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.27)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 강상우 대한민국 경기 용인시 기흥구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인 서울대학교산학협력재단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2006.12.27 수리 (Accepted) 1-1-2006-0971807-46
2 선행기술조사의뢰서
Request for Prior Art Search
2007.08.03 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2007.09.17 수리 (Accepted) 9-1-2007-0056988-16
4 등록결정서
Decision to grant
2007.11.19 발송처리완료 (Completion of Transmission) 9-5-2007-0614043-23
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
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번호 청구항
1 1
반도체 기판에 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과;상기 채널 영역 상에 형성된 컨트롤 게이트와;상기 컨트롤 게이트를 감싸며 상기 채널 영역 상부에 형성된 게이트 절연막과;상기 게이트 절연막 상부에 상기 컨트롤 게이트를 중심으로 양측에 자기 정렬되어 형성된 두 개의 측벽 게이트를 포함하여 구성된 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터
2 2
제 1 항에 있어서,상기 소스 및 드레인 영역은 상기 각 측벽 게이트에 자기 정렬되어 형성된 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터
3 3
제 2 항에 있어서,상기 소스 및 드레인 영역 상에 상기 각 측벽 게이트를 따라 형성된 절연막 측벽 스페이서를 더 포함하는 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터
4 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 반도체 기판은 SOI 기판이고,상기 소스/드레인 영역 및 채널 영역은 상기 SOI 기판의 단결정실리콘층에 형성된 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터
5 5
제 4 항에 있어서,상기 컨트롤 게이트 및 상기 두 개의 측벽 게이트는 비정질실리콘, 폴리실리콘 및 금속 중에서 선택된 어느 하나인 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터
6 6
제 4 항에 있어서,상기 두 개의 측벽 게이트는 고정 전하를 갖는 물질인 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터
7 7
소정의 반도체 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 제 1 절연막을 형성하는 제 1 단계와;상기 제 1 절연막 상부에 컨트롤 게이트 물질을 증착하는 제 2 단계와;상기 컨트롤 게이트 물질 및 상기 제 1 절연막을 식각하여 컨트롤 게이트를 패터닝하는 제 3 단계와;상기 액티브 영역 상부 및 상기 컨트롤 게이트 상부에 제 2 절연막을 형성하는 제 4 단계와;상기 제 2 절연막 상부에 측벽 게이트 물질을 증착하고 식각하여 상기 컨트롤 게이트를 중심으로 양측에 두 개의 측벽 게이트를 형성하는 제 5 단계와;상기 구조 전면에 불순물 이온주입공정으로 소스/드레인 영역을 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터의 제조방법
8 8
제 7 항에 있어서,상기 제 1 단계 이전에 희생 산화막을 형성한 후 채널 도핑을 더 실시한 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터의 제조방법
9 9
제 7 항에 있어서,상기 제 5 단계와 상기 제 6 단계 사이에 상기 제 2 절연막 상부에 제 3 절연막을 증착하고 식각하여 상기 각 측벽 게이트를 따라 절연막 측벽 스페이서를 형성하는 단계가 더 포함된 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터의 제조방법
10 10
제 9 항에 있어서,상기 제 2 단계와 상기 제 3 단계 사이에 제 4 절연막 및 상기 컨트롤 게이트 물질을 각각 소정의 두께로 순차적으로 적층하는 단계가 더 포함되고,상기 제 3 단계의 컨트롤 게이트의 패터닝은 전자-빔(e-beam) 사진공정에 의한 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터의 제조방법
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제 7 항 내지 제 10 항 중 어느 한 항에 있어서,상기 제 4 단계의 제 2 절연막 형성은 열 산화공정에 의하여 제 3 단계에서 패터닝된 컨트롤 게이트가 일정부분 잠식되어 형성된 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터의 제조방법
12 12
제 11 항에 있어서,상기 제 6 단계 다음에 상기 소스 및 드레인 영역이 상기 각 측벽 게이트 끝단과 자기 정렬되도록 어닐링 공정이 더 포함된 것을 특징으로 하는 자기 정렬된 듀얼게이트 단전자 트랜지스터의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.