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터널링 전계효과 트랜지스터

  • 기술번호 : KST2015159107
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 메사(mesa) 구조를 가진 터널링 소자에 관한 것으로, 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 드레인 영역과; 상기 드레인 영역 상부에 형성된 마스크층과; 상기 드레인 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 측벽 게이트의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 소스 영역으로 구성된 터널링 전계효과 트랜지스터의 구조를 제공하여, 본 발명에 의한 측벽 게이트와 절연막 측벽들을 적절히 이용하게 되면 종래 MOSFET 구조의 터널링 소자 제조공정에서 소요되는 마스크 수를 대폭 줄여 공정 단가를 낮출 수 있는 효과가 있다.터널링, 반도체, 소자, 자기 정렬
Int. CL H01L 21/336 (2006.01)
CPC H01L 29/7391(2013.01) H01L 29/7391(2013.01) H01L 29/7391(2013.01)
출원번호/일자 1020050042730 (2005.05.20)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0622675-0000 (2006.09.04)
공개번호/일자
공고번호/일자 (20060919) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.05.20)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 최우영 대한민국 서울특별시 동작구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2005.05.20 수리 (Accepted) 1-1-2005-0266695-36
2 등록결정서
Decision to grant		 2006.06.12 발송처리완료 (Completion of Transmission) 9-5-2006-0333467-75
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
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번호 청구항
1 1
계단 형상의 반도체기판과;상기 반도체기판의 돌출된 일단에 형성된 드레인 영역과;상기 드레인 영역 상부에 형성된 마스크층과;상기 드레인 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과;상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와;상기 측벽 게이트의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 소스 영역으로 구성된 터널링 전계효과 트랜지스터
2 2
제 1 항에 있어서,상기 측벽 게이트는 상기 게이트 절연막 상부에 일면적을 가지는 게이트이고, 상기 게이트 상부에 제 1 절연막 측벽을 더 형성한 것을 특징으로 하는 터널링 전계효과 트랜지스터
3 3
제 1 항에 있어서,상기 소스 영역의 일부를 소스 확장영역으로 구현하기 위해 상기 측벽 게이트 및 상기 게이트 절연막 상부에 형성된 제 2 절연막 측벽과;상기 제 2 절연막 측벽의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 제 2의 소스 영역이 더 추가되어 구성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
4 4
제 2 항에 있어서,상기 소스 영역의 일부를 소스 확장영역으로 구현하기 위해 상기 제 1 절연막 측벽 및 상기 게이트 절연막 상부에 형성된 제 2 절연막 측벽과;상기 제 2 절연막 측벽의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 제 2의 소스 영역이 더 추가되어 구성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
5 5
제 3 항 또는 제 4 항에 있어서,상기 드레인의 접합면은 채널이 형성되는 부근의 깊이에서 형성되고, 상기 소스 확장영역의 접합깊이는 상기 제 2의 소스 영역의 접합깊이보다 더 얕은 것을 특징으로 하는 터널링 전계효과 트랜지스터
6 6
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 드레인은 n형 불순물이 도핑된 단결정실리콘, 상기 소스는 p형 불순물이 도핑된 단결정 실리콘, 그리고 상기 측벽 게이트는 n형 불순물이 도핑된 폴리실리콘, p형 불순물이 도핑된 폴리실리콘 및 금속 중에서 선택된 어느 하나인 것을 특징으로 하는 터널링 전계효과 트랜지스터
7 7
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 드레인은 p형 불순물이 도핑된 단결정실리콘, 상기 소스는 n형 불순물이 도핑된 단결정 실리콘, 그리고 상기 측벽 게이트는 p형 불순물이 도핑된 폴리실리콘, n형 불순물이 도핑된 폴리실리콘 및 금속 중에서 선택된 어느 하나인 것을 특징으로 하는 터널링 전계효과 트랜지스터
8 8
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 드레인은 소스로, 상기 소스는 드레인으로 한 것을 특징으로 하는 터널링 전계효과 트랜지스터
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.