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핀과 리세스 혼합 채널을 가진 전계효과트랜지스터 및 그제조방법

  • 기술번호 : KST2015159584
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 핀과 리세스 혼합 채널 영역을 가진 전계효과트랜지스터 및 그 제조방법에 관한 것으로, 벌크 기판 위에 넓은 소스/드레인 면적과 자기 정렬형으로 구현된 핀 및 리세스 혼합 채널 MOSFET 구조를 가짐으로써, 전류 구동 능력을 근본적으로 향상시킨 새로운 FIREFET 소자 구조와 비교적 간단한 공정 방법으로 소스/드레인과 게이트 사이를 자기 정렬형으로 제조할 수 있는 상기 FIREFET 소자의 제조방법이 개시된다.핀, 리세스, FinFET, MOSFET
Int. CL H01L 21/336 (2006.01)
CPC H01L 29/66621(2013.01) H01L 29/66621(2013.01) H01L 29/66621(2013.01) H01L 29/66621(2013.01)
출원번호/일자 1020070010165 (2007.01.31)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0855870-0000 (2008.08.27)
공개번호/일자 10-2008-0071822 (2008.08.05) 문서열기
공고번호/일자 (20080903) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 발송처리완료
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.01.31)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 송재영 대한민국 서울 관악구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.01.31 수리 (Accepted) 1-1-2007-0096368-03
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.12.17 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2008.01.11 수리 (Accepted) 9-1-2008-0000542-67
4 의견제출통지서
Notification of reason for refusal		 2008.01.25 발송처리완료 (Completion of Transmission) 9-5-2008-0038666-36
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.03.24 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0209240-10
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.03.24 수리 (Accepted) 1-1-2008-0209252-68
8 등록결정서
Decision to grant		 2008.05.27 발송처리완료 (Completion of Transmission) 9-5-2008-0283399-20
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
소정의 반도체 기판에 필드 산화막으로 둘러싸인 액티브 영역과;상기 액티브 영역에 핀 형상의 채널을 사이에 두고 형성된 소스/드레인과;상기 소스/드레인 및 상기 핀 채널 아래에 형성된 리세스 홀과;상기 리세스 홀의 일측으로 상기 핀 채널 하부에 형성된 리세스 채널과;상기 리세스 채널을 포함한 상기 리세스 홀 표면과 상기 리세스 홀에 연결된 상기 소스/드레인 각 측면 및 상기 핀 채널에 형성된 게이트 산화막과;상기 게이트 산화막 상부에 상기 리세스 채널 및 상기 핀 채널을 감싸며 상기 리세스 홀 및 상기 소스/드레인 사이에 형성된 게이트를 포함하여 구성된 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)
2 2
제 1 항에 있어서,상기 반도체 기판은 벌크 실리콘 기판인 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)
3 3
제 1 항 또는 제 2 항에 있어서,상기 핀 채널의 폭은 상기 게이트 길이의 2/3 이하인 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)
4 4
제 3 항에 있어서,상기 소스/드레인은 상기 핀 채널을 제외한 상기 액티브 영역 전체에 형성된 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)
5 5
제 4 항에 있어서,상기 리세스 채널의 높이는 상기 핀 채널 높이의 1~2 배인 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)
6 6
소정의 실리콘 기판에 실리콘과 식각 선택비가 높은 제 1 더미층을 증착하는 제 1 단계와;상기 제 1 더미층 상부에 산화막과 식각 선택비가 높은 제 2 더미층을 증착하는 제 2 단계와;상기 제 2 더미층 상부에 식각 패턴을 형성하고 상기 식각 패턴에 따라 상기 제 2 더미층 및 상기 제 1 더미층을 순차적으로 식각하여 제 2 더미층 마스크 및 제 1 더미층 마스크로 채널 하드 마스크를 형성하는 제 3 단계와;상기 기판 전면에 제 1 산화막을 증착하고 식각하여 상기 채널 하드 마스크 측면에 측벽을 형성하는 제 4 단계와;상기 형성된 측벽을 마스크로 하여 상기 실리콘 기판을 식각하여 액티브 영역을 정의하는 제 5 단계와;상기 기판 전면에 제 2 산화막을 증착하고 CMP 공정으로 평탄화하는 제 6 단계와;상기 평탄화된 기판 상부에 그루브 형성을 위해 감광막을 도포하고 패터닝하여 감광막 마스크를 형성하는 제 7 단계와;상기 감광막 마스크로 상기 제 1 산화막 및 제 2 산화막을 식각하여 그루브를 형성하는 제 8 단계와;상기 그루브 형성으로 노출된 상기 실리콘 기판을 식각하여 리세스 홀을 형성하는 제 9 단계와;상기 감광막 마스크와 상기 리세스 홀 형성으로 드러난 상기 제 1 더미층 마스크를 제거하는 제 10 단계와;상기 제 1 더미층 마스크 제거로 드러난 실리콘 기판 표면 및 상기 리세스 홀 표면에 제 3 산화막을 형성하는 제 11 단계와;상기 기판 전면에 게이트 물질을 증착하고 식각하여 상기 그루브 및 리세스 홀에 게이트 물질을 채우는 제 12 단계와;상기 제 1 산화막 및 제 2 산화막을 식각하여 소스/드레인으로 사용할 실리콘 기판을 드러내는 제 13 단계와;상기 기판 전면에 소정의 이온을 주입하여 소스/드레인을 형성하는 제 14 단계를 포함한 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법
7 7
제 6 항에 있어서,상기 제 12 단계에서 상기 게이트 물질은 금속 또는 폴리실리콘이고,상기 게이트 물질이 폴리실리콘일 경우 상기 게이트 물질 증착시 또는 상기 게이트 물질을 증착한 다음 게이트를 도핑하는 단계가 더 포함된 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법
8 8
제 7 항에 있어서,상기 제 14 단계 이후에 상기 이온주입공정으로 주입된 이온을 활성화시키는 어닐링 공정이 더 추가된 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법
9 9
제 6 항 내지 제 8 항 중 어느 한 항에 있어서,상기 제 9 단계에 있어 리세스 홀의 깊이는 식각 시간으로 조절되는 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법
10 10
제 9 항에 있어서,상기 제 1 더미층은 질화막 또는 산화막이고,상기 제 2 더미층은 비정질 실리콘층 또는 게르마늄 실리콘층인 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법
11 11
제 10 항에 있어서,상기 제 1 산화막은 TEOS 막이고,상기 제 2 산화막은 실리콘 산화막(SiO2)이며,상기 제 3 산화막은 게이트 산화막으로 실리콘 산화막(SiO2)인 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.