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리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터 및 그제조방법

  • 기술번호 : KST2015159924
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 실리콘 기판에 소정의 깊이를 갖는 그루브를 형성하고, 상기 그루브의 측벽을 이용하여 사이드 게이트를 형성하며, 소스/드레인 형성을 위한 이온주입 에너지를 적절히 조절함으로써, 리세스된 채널 구조를 효과적으로 만들고, 그루브의 폭과 측벽 사이드 게이트의 길이를 조절함으로써, MOSFET 전류 및 양자점의 전체 커패시턴스를 획기적으로 줄여 단전자 트랜지스터의 동작온도를 높일 수 있는 효과가 있다. 리세스 채널, 듀얼게이트, 단전자 트랜지스터, SET
Int. CL H01L 21/336 (2006.01) H01L 29/775 (2006.01)
CPC H01L 29/7613(2013.01) H01L 29/7613(2013.01) H01L 29/7613(2013.01) H01L 29/7613(2013.01) H01L 29/7613(2013.01)
출원번호/일자 1020080043908 (2008.05.13)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-1032770-0000 (2011.04.26)
공개번호/일자 10-2009-0118237 (2009.11.18) 문서열기
공고번호/일자 (20110506) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항 심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.05.13)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 박상혁 대한민국 서울특별시 송파구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.05.13 수리 (Accepted) 1-1-2008-0336824-19
2 선행기술조사의뢰서
Request for Prior Art Search		 2010.03.15 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2010.04.15 수리 (Accepted) 9-1-2010-0021544-43
4 의견제출통지서
Notification of reason for refusal		 2010.04.27 발송처리완료 (Completion of Transmission) 9-5-2010-0176051-29
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.06.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0404882-34
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.06.23 수리 (Accepted) 1-1-2010-0404920-82
7 거절결정서
Decision to Refuse a Patent		 2010.10.26 발송처리완료 (Completion of Transmission) 9-5-2010-0482970-18
8 명세서 등 보정서(심사전치)
Amendment to Description, etc(Reexamination)		 2010.11.24 보정승인 (Acceptance of amendment) 7-1-2010-0048401-31
9 등록결정서
Decision to grant		 2011.01.25 발송처리완료 (Completion of Transmission) 9-5-2011-0045654-46
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
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번호 청구항
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소정의 깊이로 파진 그루브(groove) 형상을 갖는 기판과; 상기 그루브의 양측에 제 1 절연막을 사이에 두고 형성된 2개의 사이드 게이트와; 상기 각 사이드 게이트 상에 제 2 절연막을 사이에 두고 형성된 컨트롤 게이트와; 상기 그루브를 사이에 두고 상기 기판에 형성된 소스 및 드레인 영역과; 상기 소스 영역과 상기 드레인 영역 사이에서 상기 그루브를 둘러싸며 형성된 리세스 채널 영역을 포함하여 구성되되, 상기 소스 영역 및 상기 드레인 영역의 정션 깊이는 상기 그루브의 깊이보다 얕고, 상기 각 사이드 게이트는 상기 그루브의 일 측에서 측벽 형태로 돌출되고, 상기 소스 영역 및 상기 드레인 영역 상에는 상기 제 1 절연막과 연결된 제 3 절연막이 더 형성되어 있고, 상기 제 1 내지 제 3 절연막은 동일한 산화막인 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터
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열 산화공정을 통하여 SOI 기판의 실리콘층 두께를 줄이는 제 1 단계와; 상기 기판 전면에 더미층을 증착하고 식각하여 소정의 더미층 패턴을 형성하는 제 2 단계와; 상기 더미층 패턴을 따라 상기 기판의 실리콘층에 소정의 깊이를 갖는 그루브를 형성하는 제 3 단계와; 상기 실리콘층의 그루브에 제 1 절연막을 형성하는 제 4 단계와; 상기 기판 전면에 사이드 게이트 물질을 증착하고 식각하여 상기 그루브의 양 측벽에 2개의 사이드 게이트를 형성하는 제 5 단계와; 상기 각 사이드 게이트 상에 제 2 절연막을 형성하는 제 6 단계와; 상기 기판 전면에 컨트롤 게이트 물질을 증착하고 식각하여 상기 더미층 패턴이 드러나도록 하는 제 7 단계와; 상기 식각으로 드러난 상기 더미층 패턴을 제거하는 제 8 단계와; 상기 기판에 이온주입공정을 수행하여 상기 그루브의 깊이보다 낮은 정션 깊이를 갖는 소스/드레인을 형성하여 리세스 채널을 갖도록 하는 제 9 단계를 포함하여 구성된 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법
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제 5 항에 있어서, 상기 제 2 단계의 더미층은 상기 기판의 실리콘층 상에 산화막과 질화막이 순차적으로 증착되어 형성된 것이고, 상기 더미층 패턴은 상기 질화막을 식각하여 형성한 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법
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제 6 항에 있어서, 상기 제 3 단계의 그루브는 상기 더미층 패턴을 마스크로 하여 상기 산화막과 상기 기판의 실리콘층을 순차적으로 식각하는 방법으로 형성하는 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법
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제 6 항에 있어서, 상기 제 3 단계의 그루브는 열 산화공정으로 상기 기판의 실리콘층에 산화막을 더 형성시킨 후 상기 더미층의 산화막과 함께 제거하는 방법으로 형성하는 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법
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제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 사이드 게이트 물질은 금속 또는 포클(POCl3) 도핑된 실리콘계 물질인 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법
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제 9 항에 있어서, 상기 제 7 단계의 컨트롤 게이트 물질 식각은 상기 질화막을 식각 스토퍼(stopper)로 하는 CMP 공정 또는 상기 컨트롤 게이트 물질의 에치 백(etch back) 공정을 이용하는 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.