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소스 영역, 바디 영역, 드레인 영역을 포함하는 기둥형 반도체;상기 기둥형 반도체의 표면을 감싸도록 형성된 게이트 절연층; 및적어도 일부 영역이 상기 바디 영역과 대응되는 영역에 위치하도록 상기 게이트 절연층 표면에 형성된 게이트;를 포함하고,상기 바디 영역은 제1 타입의 불순물이 기설정된 농도로 도핑되고, 상기 드레인 영역과의 터널링에 의해 정공을 저장하며,상기 소스 영역은 상기 바디 영역의 일측면에 형성되고, 상기 제1 타입의 불순물이 상기 기설정된 농도보다 높은 농도로 도핑되고,상기 드레인 영역은 상기 바디 영역의 타측면에 형성되고, 상기 제1 타입의 불순물이 상기 기설정된 농도보다 높은 농도로 도핑되고,상기 게이트에 기설정된 양의 전압이 인가되고, 상기 드레인 영역에 상기 게이트에 인가된 기설정된 양의 전압보다 높은 전압이 인가되는 경우, 상기 드레인 영역에 높은 전계 값이 형성되고, 상기 소스 영역에서 상기 드레인 영역으로 넘어오던 전자들이 가속되어 상기 바디 영역에서 충돌하여 전자-정공 쌍이 생성되고, 생성된 전자들이 상기 드레인 영역의 높은 전압에 의해 상기 드레인 영역으로 빠져나가고, 상기 바디 영역에 남은 생성된 정공에 의해 프로그램(writing '1') 동작을 수행하는, 메모리 소자
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제1항에 있어서,상기 게이트는,상기 소스 영역 및 상기 드레인 영역에 대응되는 영역과 이격되는 언더랩(underlap) 구조로 상기 게이트 절연층 표면을 감싸도록 형성된, 메모리 소자
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제1항에 있어서,상기 제1 타입의 불순물은 N형 불순물이고,상기 소스 영역 및 상기 드레인 영역은 N+ 농도로 도핑되고, 상기 바디 영역은 N- 농도로 도핑된, 메모리 소자
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제1항에 있어서,상기 바디 영역은, SiGe를 포함하는, 메모리 소자
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삭제
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제1항에 있어서,상기 게이트에 기설정된 양의 전압이 인가되고 상기 드레인 영역에 기설정된 음의 전압이 인가되는 경우, 드리프트에 의해 상기 바디 영역에 저장된 정공의 양이 감소됨으로써, 이레이즈(writing '0') 동작을 수행하는, 메모리 소자
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8
제1항에 있어서,상기 게이트 및 상기 드레인 영역이 접지되거나 플로팅된 경우, 상기 바디 영역에 저장된 정공이 유지됨으로써 홀드(hold) 동작을 수행하는, 메모리 소자
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제1항에 있어서,상기 게이트에 상기 드레인 영역과 상기 소스 영역 간에 채널이 형성되는 기설정된 양의 전압이 인가된 경우, 상기 드레인 영역 및 상기 소스 영역 사이에 흐르는 전류를 센싱하여, 리드(read) 동작을 수행하는, 메모리 소자
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제1항에 있어서,상기 제1 타입의 불순물은 P형 불순물이고,상기 소스 영역 및 상기 드레인 영역은 P+ 농도로 도핑되고, 상기 바디 영역은 P- 농도로 도핑된, 메모리 소자
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