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3차원 적층 칩의 구조와 제조 방법
- 기술번호 : KST2014039805
- 담당센터 : 대전기술혁신센터
- 전화번호 : 042-610-2279
| 요약 | 이 발명은 웨이퍼 레벨(상태)에서 다이싱 공정을 이용해 측면에 절연층을 갖는 적층용 단위 칩을 가공하고, 다수의 적층용 단위 칩을 상하로 적층하고 측면에 회로선을 형성해 3차원 적층 칩을 제조하는 기술이다. 이 발명은 웨이퍼 레벨에서 다이싱 공정을 이용해 절연층을 형성하므로 생산성이 높고 3차원 적층 칩의 크기를 최소화하는 특징이 있다. 단위 칩, 적층 칩, 절연층, 다이싱, 웨이퍼 |
|---|---|
| Int. CL | H01L 21/60 (2006.01) H01L 21/78 (2006.01) |
| CPC | H01L 23/5386(2013.01) H01L 23/5386(2013.01) H01L 23/5386(2013.01) H01L 23/5386(2013.01) H01L 23/5386(2013.01) |
| 출원번호/일자 | 1020090072326 (2009.08.06) |
| 출원인 | 한국과학기술원, 한국기계연구원 |
| 등록번호/일자 | 10-1054492-0000 (2011.07.29) |
| 공개번호/일자 | 10-2011-0014794 (2011.02.14) 문서열기 |
| 공고번호/일자 | (20110902) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2009.08.06) |
| 심사청구항수 | 11 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국과학기술원 | 대한민국 | 대전광역시 유성구 |
| 2 | 한국기계연구원 | 대한민국 | 대전광역시 유성구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 유중돈 | 대한민국 | 대전광역시 유성구 |
| 2 | 김선락 | 대한민국 | 대전광역시 유성구 |
| 3 | 박아영 | 대한민국 | 대전광역시 유성구 |
| 4 | 이재학 | 대한민국 | 대전광역시 유성구 |
| 5 | 송준엽 | 대한민국 | 대전광역시 유성구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 전영일 | 대한민국 | 광주 북구 첨단과기로***번길**, ***호(오룡동)(특허법인세아 (광주분사무소)) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국과학기술원 | 대한민국 | 대전광역시 유성구 |
| 2 | 한국기계연구원 | 대한민국 | 대전광역시 유성구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2009.08.06 | 수리 (Accepted) | 1-1-2009-0480832-19 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2010.09.13 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2010.10.19 | 수리 (Accepted) | 9-1-2010-0066244-49 |
| 4 | 의견제출통지서 Notification of reason for refusal |
2011.02.11 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0079123-55 |
| 5 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2011.03.15 | 수리 (Accepted) | 1-1-2011-0188939-71 |
| 6 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2011.03.15 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2011-0188937-80 |
| 7 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.04.08 | 수리 (Accepted) | 4-1-2011-5069914-14 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.04.08 | 수리 (Accepted) | 4-1-2011-5069919-31 |
| 9 | 등록결정서 Decision to grant |
2011.06.20 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0334680-24 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2017.11.28 | 수리 (Accepted) | 4-1-2017-5193093-72 |
| 15 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 16 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 17 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 실리콘 웨이퍼의 절단선을 따라 일정한 깊이와 폭을 갖는 다수의 홈을 가공하는 제1 단계와, 상기 다수의 홈에 절연물질을 채워 각각의 절연부를 형성하는 제2 단계와, 상기 실리콘 웨이퍼의 상면에 다수의 전극패드를 가공하되, 상기 전극패드의 일부가 상기 절연부의 상면에 위치하도록 가공하는 제3 단계와, 상기 실리콘 웨이퍼의 하면부터 일정 두께까지 제거해 상기 절연부를 상기 실리콘 웨이퍼의 하면으로 노출시키는 제4 단계, 및 상기 절연부를 따라 상기 실리콘 웨이퍼를 절단하여 양 측면에 제1 절연층을 각각 갖는 적층용 단위 칩을 제조하는 제5 단계를 포함하는 것을 특징으로 적층용 단위 칩의 제조방법 |
| 2 |
2 청구항 1에 있어서, 상기 제1 단계에서는 다이아몬드 휠이나 레이저 드릴링 또는 리소그래피와 에칭 방법을 사용해 상기 실리콘 웨이퍼의 상면에 상기 다수의 홈을 가공하는 것을 특징으로 하는 적층용 단위 칩의 제조방법 |
| 3 |
3 청구항 1에 있어서, 상기 제2 단계에서는 스핀 코팅(spin coating) 공정 또는 스퀴지(squeegee)를 이용한 프린팅 공정을 이용해 상기 절연물질을 상기 다수의 홈에 채우는 것을 특징으로 하는 적층용 단위 칩의 제조방법 |
| 4 |
4 청구항 1에 있어서, 상기 제4 단계에서는 그라인딩, 폴리싱 또는 화학적-기계적 폴리싱(Chemical-Mechanical Polishing, CMP) 공정으로 상기 실리콘 웨이퍼의 하면부터 일정 두께까지 제거하는 것을 특징으로 하는 적층용 단위 칩의 제조방법 |
| 5 |
5 청구항 1에 있어서, 상기 제5 단계는 다이아몬드 휠 또는 레이저를 사용해 상기 절연부를 따라 상기 실리콘 웨이퍼를 절단하는 것을 특징으로 하는 적층용 단위 칩의 제조방법 |
| 6 |
6 삭제 |
| 7 |
7 실리콘 기판의 양 측면에 각각 형성된 다수의 제1 절연층과, 상기 실리콘 기판 및 상기 다수의 제1 절연층의 상면 중에서 상기 실리콘 기판과 상기 다수의 제1 절연층 간의 경계라인을 각각 덮는 부위에 형성된 다수의 전극패드를 포함하는 적층용 단일 칩을 이용하여 3차원 적층 칩을 제조하는 방법으로서, 상기 적층용 단위 칩의 표면에 절연성 접착제를 도포한 후 다수의 상기 적층용 단위 칩을 상하로 적층하는 제1 단계와, 적층된 상기 적층용 단위 칩의 양 측면에 형성된 다수의 제1 절연층의 일부분을 각각 제거하여 상기 다수의 전극패드를 상기 적층용 단위 칩의 양 측면으로 각각 노출시키는 제2 단계와, 적층된 상기 적층용 단위 칩의 양 측면에 금속층을 형성하는 제3 단계와, 상기 금속층을 가공해 상하 간의 상기 적층용 단일 칩은 전기적으로 절연하면서 상하 간의 전극패드는 서로 전기적으로 연결시키는 다수의 회로선을 형성해 3차원 적층 칩을 제조하는 제4 단계를 포함하는 것을 특징으로 하는 3차원 적층 칩의 제조방법 |
| 8 |
8 청구항 7에 있어서, 상기 제2 단계에서는 그라인딩이나 폴리싱 또는 화학적-기계적 폴리싱 공정(Chemical-Mechanical Polishing, CMP)과 같은 기계적인 제거 방법을 사용해 상기 다수의 제1 절연층의 일부분을 각각 제거하는 것을 특징으로 하는 3차원 적층 칩의 제조방법 |
| 9 |
9 청구항 8에 있어서, 상기 제2 단계에서는 상기 다수의 제1 절연층과 상기 다수의 제1 절연층의 상면에 각각 형성된 다수의 전극패드의 일부분씩을 함께 제거함으로써, 상기 다수의 전극패드를 상기 적층용 단위 칩의 양 측면으로 각각 노출시키는 것을 특징으로 하는 3차원 적층 칩의 제조방법 |
| 10 |
10 청구항 7에 있어서, 상기 제3 단계에서는 증착 방법을 이용해 상기 금속층을 형성하는 것을 특징으로 하는 3차원 적층 칩의 제조방법 |
| 11 |
11 청구항 7에 있어서, 상기 제4 단계에서는 리소그래피와 에칭 방법 또는 레이저 드릴링 방법을 이용해 상기 금속층의 일부를 제거함으로써 상기 다수의 회로선을 형성하는 것을 특징으로 하는 3차원 적층 칩의 제조방법 |
| 12 |
12 실리콘 기판의 양 측면에 각각 형성된 다수의 제1 절연층과, 상기 실리콘 기판 및 상기 다수의 제1 절연층의 상면 중에서 상기 실리콘 기판과 상기 다수의 제1 절연층 간의 경계라인을 각각 덮는 부위에 형성된 다수의 전극패드를 포함하는 다수의 적층용 단일 칩과; 상기 다수의 적층용 단위 칩을 절연성 접착제를 사용해 상하로 적층함에 따라 상기 적층용 단위 칩들 사이에 각각 형성되는 제2 절연층; 및 적층된 상기 적층용 단위 칩의 양 측면에 형성된 다수의 제1 절연층과 상기 적층용 단위 칩의 양 측면으로 노출된 다수의 전극패드를 따라 형성되어, 상하 간의 상기 적층용 단일 칩은 전기적으로 절연하면서 상하 간의 상기 전극패드는 서로 전기적으로 연결시키는 다수의 회로선을 포함하는 것을 특징으로 하는 3차원 적층 칩 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 지식경제부 산하 산업기술연구회 | 한국기계연구원 | 차세대 반도체 MCP 핵심기술개발 | 차세대 반도체 MCP 핵심기술개발 |
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1054492-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20090806 출원 번호 : 1020090072326 공고 연월일 : 20110902 공고 번호 : 특허결정(심결)연월일 : 20110620 청구범위의 항수 : 11 유별 : H01L 21/60 발명의 명칭 : 적층용 단위 칩의 제조방법과, 단위 칩을 이용한 3차원 적층 칩 및 그 제조방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 한국과학기술원 대전광역시 유성구... |
| 1 |
(권리자) 한국기계연구원 대전광역시 유성구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 237,000 원 | 2011년 08월 01일 | 납입 |
| 제 4 년분 | 금 액 | 282,000 원 | 2014년 06월 05일 | 납입 |
| 제 5 년분 | 금 액 | 282,000 원 | 2015년 07월 29일 | 납입 |
| 제 6 년분 | 금 액 | 282,000 원 | 2016년 06월 08일 | 납입 |
| 제 7 년분 | 금 액 | 362,600 원 | 2017년 06월 21일 | 납입 |
| 제 8 년분 | 금 액 | 259,000 원 | 2018년 06월 08일 | 납입 |
| 제 9 년분 | 금 액 | 259,000 원 | 2019년 06월 03일 | 납입 |
| 제 10 년분 | 금 액 | 422,500 원 | 2020년 06월 09일 | 납입 |
- 본 '원본보기 서비스'는 참고용이므로, 일부 오류 및 누락이 발생할 수 있습니다.
- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2009.08.06 | 수리 (Accepted) | 1-1-2009-0480832-19 |
| 2 | 선행기술조사의뢰서 | 2010.09.13 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2010.10.19 | 수리 (Accepted) | 9-1-2010-0066244-49 |
| 4 | 의견제출통지서 | 2011.02.11 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0079123-55 |
| 5 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2011.03.15 | 수리 (Accepted) | 1-1-2011-0188939-71 |
| 6 | [명세서등 보정]보정서 | 2011.03.15 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2011-0188937-80 |
| 7 | 출원인정보변경(경정)신고서 | 2011.04.08 | 수리 (Accepted) | 4-1-2011-5069914-14 |
| 8 | 출원인정보변경(경정)신고서 | 2011.04.08 | 수리 (Accepted) | 4-1-2011-5069919-31 |
| 9 | 등록결정서 | 2011.06.20 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0334680-24 |
| 10 | 출원인정보변경(경정)신고서 | 2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 11 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 12 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 13 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 14 | 출원인정보변경(경정)신고서 | 2017.11.28 | 수리 (Accepted) | 4-1-2017-5193093-72 |
| 15 | 출원인정보변경(경정)신고서 | 2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 16 | 출원인정보변경(경정)신고서 | 2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 17 | 출원인정보변경(경정)신고서 | 2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 기술번호 | KST2014039805 |
|---|---|
| 자료제공기관 | NTB |
| 기술공급기관 | 한국과학기술원 |
| 기술명 | 3차원 적층 칩의 구조와 제조 방법 |
| 기술개요 |
이 발명은 웨이퍼 레벨(상태)에서 다이싱 공정을 이용해 측면에 절연층을 갖는 적층용 단위 칩을 가공하고, 다수의 적층용 단위 칩을 상하로 적층하고 측면에 회로선을 형성해 3차원 적층 칩을 제조하는 기술이다. 이 발명은 웨이퍼 레벨에서 다이싱 공정을 이용해 절연층을 형성하므로 생산성이 높고 3차원 적층 칩의 크기를 최소화하는 특징이 있다. 단위 칩, 적층 칩, 절연층, 다이싱, 웨이퍼 |
| 개발상태 | 기타 |
| 기술의 우수성 | |
| 응용분야 | - 메모리 반도체 패키징: 3차원 적층- DRAM 및 Flash memory 반도체 분야 등- 메모리 반도체 분야 |
| 시장규모 및 동향 | |
| 희망거래유형 | |
| 사업화적용실적 | |
| 도입시고려사항 | 개발기간 (-)년 / 소요비용 (-)억원 |
| 과제고유번호 | 1345086672 |
|---|---|
| 세부과제번호 | OD0120 |
| 연구과제명 | 차세대 반도체 MCP 핵심기술개발 |
| 성과구분 | 등록 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 교육과학기술부 |
| 연구주관기관명 | 한국기계연구원 |
| 성과제출연도 | 2008 |
| 연구기간 | 200812~201402 |
| 기여율 | 0.5 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415110797 |
|---|---|
| 세부과제번호 | OD0120 |
| 연구과제명 | 차세대 반도체 MCP 핵심기술 개발 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 산업기술연구회 |
| 연구주관기관명 | 한국기계연구원 |
| 성과제출연도 | 2010 |
| 연구기간 | 200812~201402 |
| 기여율 | 0.5 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1345095793 |
|---|---|
| 세부과제번호 | 과C6A1808 |
| 연구과제명 | 카이스트가치제조기계사업단 |
| 성과구분 | 출원 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 한국연구재단 |
| 연구주관기관명 | 한국과학기술원 |
| 성과제출연도 | 2009 |
| 연구기간 | 200603~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | 기타 |
특허성과
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