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상관 이중샘플링 회로 및 이를 구비한 시모스 이미지 센서

  • 기술번호 : KST2014007744
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 회로가 간단하고, 고집적화가 가능하면서 FPN(Fixed Pattern Noise)을 제거할 수 있는 CDS(Correlated Double Sampling circuit) 및 이를 구비한 시모스 이미지 센서(CMOS image sensor)에 관한 것으로, 이를 위해 본 발명은 복수의 화소가 매트릭스 형태로 배치된 화소부로부터 출력되는 리셋신호 및 영상신호를 칼럼라인을 통해 제공받아 제1 제어신호에 응답하여 전달하는 제1 스위칭부와, 제1 전극이 상기 제1 스위칭부와 연결되어 상기 제1 스위칭부를 통해 전달되는 상기 리셋신호 및 상기 영상신호를 상기 제1 전극을 통해 입력받고, 제2 전극과 연결된 노드의 전위에 따라 상기 리셋신호와 상기 영상신호의 차신호를 샘플링하는 제1 캐패시터와, 상기 노드와 전압공급단 사이에 연결되고, 제2 제어신호에 응답하여 상기 노드의 전위를 일정 전압으로 풀-업하거나, 플로팅 상태로 유지하기 위한 풀-업 트랜지스터와, 상기 제1 캐패시터에 샘플링된 차신호를 증폭하여 출력하는 소스 팔로워 버퍼 증폭부와, 상기 칼럼라인을 선택하기 위한 선택신호에 응답하여 상기 버퍼 증폭부의 출력을 출력하는 제2 스위칭부를 포함하는 상관 이중 샘플링 회로를 제공한다.CMOS 이미지 센서, 상관 이중 샘플링 회로(CDS), 고정 패턴 잡음(FPN), 오프셋 전압
Int. CL H04N 5/378 (2011.01) H04N 5/365 (2011.01)
CPC H04N 5/378(2013.01) H04N 5/378(2013.01) H04N 5/378(2013.01) H04N 5/378(2013.01) H04N 5/378(2013.01) H04N 5/378(2013.01)
출원번호/일자 1020050071002 (2005.08.03)
출원인 한국과학기술원
등록번호/일자 10-0775009-0000 (2007.11.02)
공개번호/일자 10-2007-0016382 (2007.02.08) 문서열기
공고번호/일자 (20071109) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.08.03)
심사청구항수 22

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 한상욱 대한민국 서울 양천구
2 윤의식 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2005.08.03 수리 (Accepted) 1-1-2005-0428991-02
2 공지예외적용주장대상(신규성,출원시의특례)증명서류제출서
Submission of Document Verifying Exclusion from Being Publically Known (Novelty, Special Provisions for Application)
2005.08.04 수리 (Accepted) 1-1-2005-5097875-77
3 선행기술조사의뢰서
Request for Prior Art Search
2006.11.10 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2006.12.05 수리 (Accepted) 9-1-2006-0077926-09
5 의견제출통지서
Notification of reason for refusal
2007.02.26 발송처리완료 (Completion of Transmission) 9-5-2007-0117570-04
6 명세서등보정서
Amendment to Description, etc.
2007.03.19 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0218417-71
7 의견서
Written Opinion
2007.03.19 수리 (Accepted) 1-1-2007-0218418-16
8 거절결정서
Decision to Refuse a Patent
2007.08.30 발송처리완료 (Completion of Transmission) 9-5-2007-0470380-61
9 명세서 등 보정서(심사전치)
Amendment to Description, etc(Reexamination)
2007.09.13 보정승인 (Acceptance of amendment) 7-1-2007-0037376-36
10 등록결정서
Decision to grant
2007.10.19 발송처리완료 (Completion of Transmission) 9-5-2007-0558915-28
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
16 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
17 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
복수의 화소가 매트릭스 형태로 배치된 화소부로부터 출력되는 리셋신호 및 영상신호를 칼럼라인을 통해 제공받아 제1 제어신호에 응답하여 전달하는 제1 스위칭부;제1 전극이 상기 제1 스위칭부와 연결되어 상기 제1 스위칭부를 통해 전달되는 상기 리셋신호 및 상기 영상신호를 상기 제1 전극을 통해 입력받고, 제2 전극과 연결된 노드의 전위에 따라 상기 리셋신호와 상기 영상신호의 차신호를 샘플링하는 제1 캐패시터;상기 노드와 전압공급단 사이에 연결되고, 제2 제어신호에 응답하여 상기 노드의 전위를 일정 전압으로 풀-업하거나, 플로팅 상태로 유지시키기 위한 풀-업 트랜지스터;상기 제1 캐패시터에 샘플링된 차신호를 증폭하여 출력하는 소스 팔로워 버퍼 증폭부; 및상기 칼럼라인을 선택하기 위한 선택신호에 응답하여 상기 버퍼 증폭부의 출력을 출력하는 제2 스위칭부를 포함하는 상관 이중 샘플링 회로
2 2
제 1 항에 있어서, 상기 단위 화소는 4-T 구조를 갖는 상관 이중 샘플링 회로
3 3
제 2 항에 있어서,상기 풀-업 트랜지스터는 상기 리셋신호가 상기 제1 스위칭부를 통해 상기 제1 캐패시터의 제1 전극으로 입력되는 시점에 상기 제2 제어신호에 의해 턴-온되어 상기 전압공급단으로부터 공급되는 전원전압으로 상기 노드를 풀-업하는 상관 이중 샘플링 회로
4 4
제 3 항에 있어서,상기 풀-업 트랜지스터는 상기 영상신호가 상기 제1 스위칭부를 통해 상기 제1 캐패시터의 제1 전극으로 입력되는 시점에 상기 제2 제어신호에 의해 턴-오프되어 상기 노드를 플로팅시키는 상관 이중 샘플링 회로
5 5
제 4 항에 있어서,상기 제1 캐패시터는 상기 풀-업 트랜지스터가 턴-온되는 동안 상기 제2 전극으로 입력되는 상기 전원전압과 상기 제1 전극으로 입력되는 상기 리셋신호의 차신호를 샘플링하여 저장하고, 상기 풀-업 트랜지스터가 턴-오프되는 동안 샘플링된 상기 리셋신호와 상기 제1 전극으로 입력되는 상기 영상신호의 차신호를 샘플링하는 상관 이중 샘플링 회로
6 6
제 1 항에 있어서, 상기 단위 화소는 3-T 구조를 갖는 상관 이중 샘플링 회로
7 7
제 6 항에 있어서,상기 풀-업 트랜지스터는 상기 영상신호가 상기 제1 스위칭부를 통해 상기 제1 캐패시터의 제1 전극으로 입력되는 시점에 상기 제2 제어신호에 의해 턴-온되어 상기 전압공급단으로부터 공급되는 전압으로 상기 노드를 풀-업하는 상관 이중 샘플링 회로
8 8
제 7 항에 있어서,상기 풀-업 트랜지스터는 상기 리셋신호가 상기 제1 스위칭부를 통해 상기 제1 캐패시터의 제1 전극으로 입력되는 시점에 상기 제2 제어신호에 의해 턴-오프되어 상기 노드를 플로팅시키는 상관 이중 샘플링 회로
9 9
제 8 항에 있어서,상기 제1 캐패시터는 상기 풀-업 트랜지스터가 턴-온되는 동안 상기 제2 전극으로 입력되는 상기 전압과 상기 제1 전극으로 입력되는 상기 영상신호의 차신호를 샘플링하여 저장하고, 상기 풀-업 트랜지스터가 턴-오프되는 동안 샘플링된 상기 영상신호와 상기 제1 전극으로 입력되는 상기 리셋신호의 차신호를 샘플링하는 상관 이중 샘플링 회로
10 10
제 9 항에 있어서,상기 전압공급단으로부터 공급되는 전압은 1~2V를 갖는 상관 이중 샘플링 회로
11 11
제 1 항 내지 제 10 항 중 어느 하나의 항에 있어서,상기 제1 스위칭부, 상기 제2 스위칭부 및 상기 버퍼 증폭부는 NMOS 트랜지스터로 이루어지고, 상기 풀-업 트랜지스터는 PMOS 트랜지스터로 이루어진 상관 이중 샘플링 회로
12 12
제 11 항에 있어서,상기 제1 스위칭부의 NMOS 트랜지스터는 상기 제1 제어신호에 의해 상기 리셋신호와 상기 영상신호가 상기 칼럼라인으로 독출되는 동안 턴-온되는 상관 이중 샘플링 회로
13 13
제 12 항에 있어서,상기 풀-업 트랜지스터의 PMOS 트랜지스터는 상기 제2 제어신호에 의해 상기 리셋신호가 상기 칼럼라인으로 독출되는 동안 턴-온되는 상관 이중 샘플링 회로
14 14
제 1 항 내지 제 10 항 중 어느 한 항의 상관 이중 샘플링 회로; 및상기 상관 이중 샘플링 회로의 출력단과 연결되며, 상기 상관 이중 샘플링 회로의 버퍼 증폭부에 의해 생성된 오프셋 전압을 제거하기 위한 오프셋 제거부를 포함하되, 상기 상관 이중 샘플링 회로는 복수의 상기 칼럼라인에서 칼럼라인당 하나씩 연결되는 시모스 이미지 센서
15 15
제 14 항에 있어서, 상기 오프셋 제거부는, 상기 상관 이중 샘플링 회로의 상기 제2 스위칭부와 연결되어 제3 제어신호에 따라 상기 제2 스위칭부로부터 전달되는 상기 상관 이중 샘플링 회로의 제1 출력신호를 전달하는 제3 스위칭부;상기 제3 스위칭부와 접지전압단 사이에 연결되어 상기 제3 스위칭부를 통해 전달되는 상기 제1 출력신호를 제1 전극을 통해 입력받아 샘플링하여 저장하는 제2 캐패시터;상기 제2 스위칭부와 연결되어 제4 제어신호에 따라 상기 제2 스위칭부로부터 전달되는 상기 상관 이중 샘플링 회로의 제2 출력신호를 전달하는 제4 스위칭부;상기 제4 스위칭부와 접지전압단 사이에 연결되어 상기 제4 스위칭부를 통해 전달되는 상기 제2 출력신호를 제1 전극을 통해 입력받아 샘플링하여 저장하는 제3 캐패시터; 및상기 제2 캐패시터의 제1 전극과 반전 입력단이 연결되고, 상기 제3 캐패시터의 제1 전극과 비반전 입력단이 연결되며, 상기 제2 및 제3 캐패시터에 저장되어 상기 입력단을 통해 입력되는 상기 제1 출력신호와 상기 제2 출력신호의 차신호를 출력하는 비교부를 포함하는 시모스 이미지 센서
16 16
제 15 항에 있어서, 상기 제1 출력신호는 상기 영상신호와 상기 리셋신호의 차신호이고, 상기 제2 출력신호는 상기 풀-업 트랜지스터에 의해 상기 노드에 풀-업된 전압에 대응되는 신호인 시모스 이미지 센서
17 17
제 16 항에 있어서, 상기 제3 스위칭부는 상기 제1 제어신호가 로우레벨을 갖고, 상기 제2 제어신호가 하이레벨을 갖는 동안 상기 제1 출력신호를 상기 제2 캐패시터의 제1 전극으로 전달하는 시모스 이미지 센서
18 18
제 17 항에 있어서, 상기 제4 스위칭부는 상기 제1 제어신호가 로우레벨을 갖고, 상기 제2 제어신호가 로우레벨을 갖는 동안 상기 제2 출력신호를 상기 제3 캐패시터의 제2 전극으로 전달하는 시모스 이미지 센서
19 19
제 17 항에 있어서, 상기 칼럼라인과 제1 스위칭부와 접속된 지점과 접지전압단 사이에 연결되어 바이어스 신호에 따라 동작하는 풀-다운 트랜지스터를 더 포함하는 시모스 이미지 센서
20 20
제 14 항에 있어서, 상기 오프셋 제거부는, 제1 전극이 상기 상관 이중 샘플링 회로의 상기 제2 스위칭부와 연결되고, 상기 제1 전극으로 상기 제2 스위칭부로부터 출력되는 제1 및 제2 출력신호를 입력받는 제2 캐패시터;상기 제2 캐패시터의 제2 전극과 반전 입력단이 연결되고, 반전 입력단으로 입력되는 신호와 비반전 입력단으로 입력되는 기준신호의 차신호를 증폭하여 출력하는 연산 증폭기;상기 제2 캐패시터의 제2 전극과 상기 연산 증폭기의 출력단 사이에 접속되고, 상기 제1 출력신호가 입력되는 동안 제3 제어신호에 의해 동작되어 상기 연산 증폭기의 출력이 상기 기준신호와 대응되는 신호를 출력하도록 제어하고, 상기 제2 출력신호가 입력되는 동안 상기 제3 제어신호에 의해 비동작되어 상기 연산 증폭기의 출력이 상기 기준신호와 상기 제1 출력신호의 차신호가 되도록 제어하는 제3 스위칭부; 및 제1 전극이 상기 연산 증폭기의 반전 입력단과 연결되고, 제2 전극이 상기 연산 증폭기의 출력단과 연결되어 상기 제3 스위칭부와 병렬접속되며, 상기 제2 출력신호가 입력되는 동안 상기 제2 캐패시터로부터 전달된 전하를 저장하는 제3 캐패시터를 포함하는 시모스 이미지 센서
21 21
제 20 항에 있어서, 상기 제1 출력신호는 상기 영상신호와 상기 리셋신호의 차신호이고, 상기 제2 출력신호는 상기 풀-업 트랜지스터에 의해 상기 노드에 풀-업된 전압에 대응되는 신호인 시모스 이미지 센서
22 22
제 21 항에 있어서, 상기 제3 스위칭부는 상기 제1 제어신호가 로우레벨을 갖고, 상기 제2 제어신호가 하이레벨을 갖는 동안 동작하고, 상기 제1 제어신호가 로우레벨을 갖고, 상기 제2 제어신호가 로우레벨을 갖는 동안 비동작하는 시모스 이미지 센서
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.