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실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착하는 제1증착공정, 상기 금속층 또는 절연층 상에 PR층을 증착한 후, 다수의 트렌치 형상으로 패턴을 형성하여 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정, 및 애싱 공정을 통해 잔류 PR의 폭을 감소시켜 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정을 구비한 나노 와이어 형성방법에 있어서, 상기 노출된 금속층 또는 절연층 위를 절연층 또는 도전성 재료로 증착(또는 충진)하는 제2 증착공정, 및 상기 잔류 PR을 제거하여 트렌치를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 나노 와이어 형성방법
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제1항에 있어서, 상기 형성된 트렌치를 반도체 및 도전성 재료로 증착(또는 충진)하는 제3증착공정과, 상기 절연성 또는 도전성재료의 제2증착층을 제거하므로써, 상기 제1증착층 상에 나노 와이어가 잔류되도록 하는 공정을 더 구비하여 이루어지는 것을 특징으로 하는 나노 와이어 형성방법
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제2항에 있어서, 상기 제2증착층 제거 후 형성된 나노 와이어 상에 도전성 패드를 증착하는 공정을 더 구비하여 이루어지는 것을 특징으로 하는 나노 와이어 형성방법
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제1항에 있어서, 상기 패턴 형성 공정 후, PR의 폭(A)이 2000nm로 형성되는 것을 특징으로 하는 것을 특징으로 하는 나노 와이어 형성방법
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제1항에 있어서, 상기 애싱 공정 후, 잔류 PR의 폭(B)이 200nm로 되는 것을 특징으로 하는 나노 와이어 형성방법
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제1항에 있어서, 상기 애싱 공정 동안 PR층의 폭을 4
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실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착하는 제1증착공정과, 상기 금속층 또는 절연층 상에 PR층을 증착한 후, 다수의 트렌치 형상으로 패턴을 형성하여, 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정, 애싱 공정을 통해 잔류 PR의 폭을 감소시켜, 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정, 상기 노출된 금속층 또는 절연층 위를 절연성 또는 도전성재료로 증착(또는 충진)하는 제2증착공정, 상기 잔류 PR을 제거하여 트렌치를 형성하는 공정, 상기 형성된 트렌치를 반도체 및 도전성 재료로 증착(또는 충진)하는 제3증착공정 및, 상기 절연성 또는 도전성재료의 제2증착층을 제거하므로써, 상기 제1증착층 상에 나노 와이어가 잔류되도록 하는 공정에 따라 제조되는 것을 특징으로 하는 나노 와이어를 갖춘 반도체장치
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실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착하는 제1증착공정과, 상기 금속층 또는 절연층 상에 PR층을 증착한 후, 다수의 트렌치 형상으로 패턴을 형성하여, 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정, 애싱 공정을 통해 잔류 PR의 폭을 감소시켜, 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정, 상기 노출된 금속층 또는 절연층 위를 절연성 또는 도전성재료로 증착(또는 충진)하는 제2증착공정, 상기 잔류 PR을 제거하여 트렌치를 형성하는 공정, 상기 형성된 트렌치를 반도체 및 도전성 재료로 증착(또는 충진)하는 제3증착공정, 상기 절연성 또는 도전성재료의 제2증착층을 제거하므로써, 상기 제1증착층 상에 나노 와이어가 잔류되도록 하는 공정 및, 상기 제2증착층 제거 후 형성된 나노 와이어 상에 도전성 패드를 증착하는 공정에 따라 제조되는 것을 특징으로 하는 반도체장치
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제7항 또는 제8항에 있어서, 상기 잔류 PR 의 폭(B)이 200nm인 것을 특징으로 하는 반도체장치
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