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비대칭 엘디디 모스펫의 제조방법

  • 기술번호 : KST2015159631
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 측벽 게이트를 이용한 비대칭 LDD MOSFET의 제조방법에 관한 것으로, 반도체 기판 상부에 식각 가능한 더미층(dummy layer)을 증착 및 식각하여 측벽 게이트를 형성하고 이를 이용하여 LDD를 형성하며, 절연막 측벽 스페이서 또는 제 2 측벽 게이트를 형성한 후 상기 더미층을 완전히 제거한 다음 제 2 이온주입공정으로 소스/드레인을 형성함으로써, 측벽 게이트를 이용하여 비대칭 LDD를 용이하게 형성할 수 있고, 게이트 길이 또한 게이트 물질의 증착 및 식각을 조절하여 얼마든지 작게 할 수 있으므로 극미세 소자 구현이 가능한 효과가 있다.측벽, sidewall, 비대칭, LDD, MOSFET
Int. CL H01L 29/78 (2006.01) H01L 21/336 (2006.01)
CPC H01L 29/7835(2013.01) H01L 29/7835(2013.01) H01L 29/7835(2013.01) H01L 29/7835(2013.01) H01L 29/7835(2013.01)
출원번호/일자 1020070043790 (2007.05.04)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0866260-0000 (2008.10.27)
공개번호/일자
공고번호/일자 (20081031) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.05.04)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 김종필 대한민국 서울 관악구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.05.04 수리 (Accepted) 1-1-2007-0336488-36
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
3 선행기술조사의뢰서
Request for Prior Art Search		 2008.03.07 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2008.04.16 수리 (Accepted) 9-1-2008-0023388-15
5 의견제출통지서
Notification of reason for refusal		 2008.05.27 발송처리완료 (Completion of Transmission) 9-5-2008-0281988-66
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.07.24 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0531594-87
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.07.24 수리 (Accepted) 1-1-2008-0531597-13
8 등록결정서
Decision to grant		 2008.09.24 발송처리완료 (Completion of Transmission) 9-5-2008-0491846-17
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
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번호 청구항
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2 2
삭제
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반도체 기판 상부에 식각 가능한 더미층(dummy layer) 및 마스크층을 순차적으로 적층하는 단계와;상기 마스크층을 사진식각공정으로 마스크 패턴을 형성하고, 상기 마스크 패턴에 따라 상기 더미층을 식각하는 단계와;상기 마스크 패턴을 식각하고, 상기 식각으로 노출된 구조 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상부에 제 1 게이트 물질을 증착하는 단계와;상기 제 1 게이트 물질을 식각하여 제 1 측벽 게이트를 형성하고, 상기 제 1 측벽 게이트를 이용하여 제 1 이온주입공정으로 LDD를 형성하는 단계와;상기 구조 전면에 제 2 게이트 물질을 증착하고 식각하여 제 2 측벽 게이트를 형성하는 단계와;상기 제 2 측벽 게이트의 형성으로 노출된 게이트 절연막과 더미층 패턴을 식각하여 제거하고, 상기 제 2 측벽 게이트를 이용하여 제 2 이온주입공정으로 소스/드레인을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 비대칭 LDD MOSFET의 제조방법
4 4
제 3 항에 있어서,상기 제 1 게이트 물질 및 상기 제 2 게이트 물질은 폴리실리콘 또는 금속인 것을 특징으로 하는 비대칭 LDD MOSFET의 제조방법
5 5
제 4 항에 있어서,상기 제 2 이온주입공정에서 주입되는 불순물의 농도 및 주입에너지는 상기 제 1 이온주입공정에서 주입되는 불순물의 농도 및 주입에너지보다 각각 더 큰 것을 특징으로 하는 비대칭 LDD MOSFET의 제조방법
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제 3 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 2 이온주입공정 이후 주입된 불순물을 확산시켜 원하는 소스/드레인 영역을 형성하기 위한 어닐링 공정이 더 포함된 것을 특징으로 하는 비대칭 LDD MOSFET의 제조방법
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패밀리정보가 없습니다
국가 R&D 정보가 없습니다.