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터널링 전계 효과 트랜지스터 및 그 제조 방법

  • 기술번호 : KST2014053087
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 의한 터널링 전계효과 트랜지스터는 일정 깊이의 게이트 리세스(gate recess)를 가지는 반도체 기판과, 상기 리세스 내에 게이트 절연막을 개재하여 형성된 게이트(gate)과, 제1 도전형 도펀트(dopant)로 도핑되고 상기 게이트 리세스의 일 측면에 상기 리세스의 깊이보다 더 깊게 형성된 소스(source) 및 제2 도전형 도펀트로 도핑되고 상기 리세스의 다른 측면에 상기 게이트 리세스의 깊이보다 더 깊게 형성된 드레인(drain)을 포함한다.
Int. CL H01L 29/78 (2006.01.01) H01L 21/336 (2006.01.01)
CPC H01L 29/7311(2013.01) H01L 29/7311(2013.01) H01L 29/7311(2013.01)
출원번호/일자 1020120079375 (2012.07.20)
출원인 서울대학교산학협력단
등록번호/일자 10-1270643-0000 (2013.05.28)
공개번호/일자
공고번호/일자 (20130603) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.07.20)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박영준 대한민국 서울 관악구
2 김희중 대한민국 경기 성남시 분당구

대리인

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번호 이름 국적 주소
1 남정길 대한민국 서울특별시 강남구 테헤란로**길 **, 인화빌딩 *층 (삼성동)(특허법인(유한)아이시스)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.07.20 수리 (Accepted) 1-1-2012-0581838-66
2 보정요구서
Request for Amendment		 2012.08.02 발송처리완료 (Completion of Transmission) 1-5-2012-0097363-09
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2012.09.03 불수리 (Non-acceptance) 1-1-2012-0707523-12
4 서류반려이유통지서
Notice of Reason for Return of Document		 2012.09.05 발송처리완료 (Completion of Transmission) 1-5-2012-0111712-60
5 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2012.09.06 수리 (Accepted) 1-1-2012-0720059-88
6 서류반려통지서
Notice for Return of Document		 2012.10.08 발송처리완료 (Completion of Transmission) 1-5-2012-0124213-93
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
8 선행기술조사의뢰서
Request for Prior Art Search		 2013.04.02 수리 (Accepted) 9-1-9999-9999999-89
9 선행기술조사보고서
Report of Prior Art Search		 2013.05.09 수리 (Accepted) 9-1-2013-0037703-39
10 등록결정서
Decision to grant		 2013.05.27 발송처리완료 (Completion of Transmission) 9-5-2013-0361632-45
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
일정 깊이의 게이트 리세스(gate recess)를 가지는 반도체 기판;상기 리세스 내에 게이트 절연막을 개재하여 형성된 게이트(gate);제1 도전형 도펀트(dopant)로 도핑되고 상기 게이트 리세스의 일 측면에 상기 리세스의 깊이보다 더 깊게 형성된 소스(source); 및 제2 도전형 도펀트로 도핑되고 상기 리세스의 다른 측면에 일부가 매립 절연막으로 매립되어 상기 게이트 리세스의 깊이보다 더 깊게 형성된 드레인(drain)을 포함하며, 상기 소스 및 드레인은 일부가 매립 절연막으로 매립되어 형성된 터널링 전계효과 트랜지스터
2 2
제1항에 있어서,상기 게이트가 형성된 리세스의 외주면(outer perimeter)은 상기 소스의 외주면 및 내주면을 실질적으로 넘지 않는 터널링 전계효과 트랜지스터
3 3
제1항에 있어서,상기 게이트, 상기 소스 및 드레인의 측면부는 평면이고, 저면부는 곡면으로 형성된 터널링 전계효과 트랜지스터
4 4
제1항에 있어서,상기 소스와 드레인의 측면부 및 저면부는 모두 평면으로 형성된 터널링 전계효과 트랜지스터
5 5
제1항에 있어서,상기 게이트 리세스의 측면부과 저면부에 평행하게 채널(channel)이 형성되는 터널링 전계효과 트랜지스터
6 6
제1항에 있어서,상기 소스 및 상기 드레인은 각각 고농도로 도핑된 터널링 전계효과 트랜지스터
7 7
복수의 리세스들이 형성된 반도체 기판;제1 깊이를 가지는 게이트 리세스의 내부에 게이트 절연막을 개재하여 형성된 게이트;제2 깊이를 가지는 일 리세스를 둘러싼 형태인 소스;상기 게이트가 형성된 리세스를 중심으로 상기 소스와 대향하는 방향에 위치하며 제2 깊이를 가지는 다른 리세스를 둘러싼 드레인; 및상기 소스가 형성된 일 리세스와 상기 드레인이 형성된 다른 리세스를 매립하는 매립 절연막을 포함하는 터널링 전계효과 트랜지스터
8 8
제7항에 있어서,상기 소스 및 드레인은 소정의 두께를 가지며 상기 기판과 매립 절연막 사이에 위치하는 터널링 전계효과 트랜지스터
9 9
제7항에 있어서,상기 게이트 리세스의 외주면(outer perimeter)은 상기 소스의 외주면 및 내주면을 실질적으로 넘지 않는 터널링 전계효과 트랜지스터
10 10
제7항에 있어서,상기 게이트 리세스 및 상기 소스가 형성된 일 리세스의 측면부는 평면이고, 저면부는 곡면으로 형성된 터널링 전계효과 트랜지스터
11 11
제7항에 있어서,상기 게이트 리세스, 상기 소스가 형성된 일 리세스의 측면부 및 저면부는 모두 평면으로 형성된 터널링 전계효과 트랜지스터
12 12
제7항에 있어서,상기 게이트 리세스의 측면부과 저면부를 따라 채널(channel)이 형성되는 터널링 전계효과 트랜지스터
13 13
제7항에 있어서,상기 소스 및 상기 드레인은 각각 고농도로 도핑된 터널링 전계효과 트랜지스터
14 14
반도체 기판을 준비하는 단계와,서로 다른 도전형의 도펀트를 주입하여 소스 영역 및 드레인 영역을 이격시켜 각각 형성하는 단계와,상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판을 식각하여 게이트 리세스를 상기 소스 영역 및 상기 드레인 영역과 접하도록 형성하는 단계와,상기 게이트 리세스에 게이트 절연막을 형성하는 단계와,상기 게이트 리세스에 게이트를 형성하는 단계와,상기 소스 영역과 드레인 영역의 일부를 각각 식각하여 소스 영역 리세스 및 드레인 영역 리세스를 형성하는 단계, 및 소스 영역 리세스 및 드레인 영역 리세스에 절연막을 매립하는 단계를 포함하는 터널링 전계효과 트랜지스터 제조 방법
15 15
제14항에 있어서,상기 소스 영역 및 드레인 영역을 각각 형성하는 단계는 서로 다른 도전형의 도펀트를 고농도로 주입하여 수행하는 터널링 전계효과 트랜지스터 제조 방법
16 16
제14항에 있어서,상기 게이트 리세스를 형성하는 단계는,상기 소스 영역 및 상기 드레인 영역의 외주면을 벗어나지 않도록 상기 반도체 기판을 식각하여 이루어지는 터널링 전계효과 트랜지스터 제조 방법
17 17
제14항에 있어서,상기 도펀트를 주입하여 상기 드레인 영역을 형성하는 단계와 상기 소스 영역을 형성하는 단계는, 상기 드레인 영역 저면 및 상기 소스 영역 저면의 도핑 프로파일이 곡면으로 형성되도록 수행하는 터널링 전계효과 트랜지스터 제조 방법
18 18
제14항에 있어서,상기 게이트 리세스를 형성하는 단계는,상기 게이트 리세스의 저면이 곡면으로 형성되도록 상기 반도체 기판을 식각하여 이루어지는 터널링 전계효과 트랜지스터 제조 방법
19 19
제14항에 있어서,상기 소스 및 상기 드레인을 형성하는 단계는, 상기 도펀트를 서로 다른 농도로 주입하여 수행하는 터널링 전계효과 트랜지스터 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 교육과학기술부 서울대학교 산학협력단 글로벌 프론티어 연구개발사업 초전력/초소형 나노소자 및 재구성 가능한 3차원 직접시스템