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반도체 소자의 제조방법

  • 기술번호 : KST2015136980
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 비대칭 LDD 구조를 갖는 모스펫에서 기생 저항으로 인해 드레인 전류가 감소되는 것을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 활성영역을 구비한 반도체 기판 상에 게이트 물질막과 상기 게이트 물질막의 일부를 노출시키는 하드마스크를 차례로 형성하는 단계와, 상기 노출된 게이트 물질막 부분을 식각하여 상기 활성영역 일측을 노출시키는 단계와, 상기 노출된 활성영역 일측에 드레인 영역을 형성하는 단계와, 상기 하드마스크의 일부를 제거하는 단계와, 상기 하드마스크의 일부가 제거되어 노출된 게이트 물질막 부분을 식각하여 게이트를 형성함과 동시에 상기 활성영역 타측을 노출시키는 단계 및 상기 노출된 활성영역 타측에 소오스 영역을 형성하는 단계를 포함한다.
Int. CL H01L 29/78 (2006.01.01) H01L 21/336 (2006.01.01)
CPC H01L 29/7833(2013.01) H01L 29/7833(2013.01) H01L 29/7833(2013.01) H01L 29/7833(2013.01)
출원번호/일자 1020090081262 (2009.08.31)
출원인 에스케이하이닉스 주식회사, 서울대학교산학협력단
등록번호/일자
공개번호/일자 10-2011-0023403 (2011.03.08) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 취하
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 7

출원인

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박지선 대한민국 서울특별시 동작구
2 차선용 대한민국 충북 청주시 흥덕구
3 박병국 대한민국 서울 서초구
4 김종필 대한민국 서울특별시 관악구

대리인

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번호 이름 국적 주소
1 강성배 대한민국 서울특별시 강남구 강남대로**길 **, *층(역삼동, 옥산빌딩)(특허법인(유한)유일하이스트)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.08.31 수리 (Accepted) 1-1-2009-0534375-44
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.04.06 수리 (Accepted) 4-1-2012-5073964-60
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.12.24 수리 (Accepted) 4-1-2012-5270171-92
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.04.27 수리 (Accepted) 4-1-2015-5055330-26
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
활성영역을 구비한 반도체 기판 상에 게이트 물질막과 상기 게이트 물질막의 일부를 노출시키는 하드마스크를 차례로 형성하는 단계; 상기 노출된 게이트 물질막 부분을 식각하여 상기 활성영역 일측을 노출시키는 단계; 상기 노출된 활성영역 일측에 드레인 영역을 형성하는 단계; 상기 하드마스크의 일부를 제거하는 단계; 상기 하드마스크의 일부가 제거되어 노출된 게이트 물질막 부분을 식각하여 게이트를 형성함과 동시에 상기 활성영역 타측을 노출시키는 단계; 및 상기 노출된 활성영역 타측에 소오스 영역을 형성하는 단계; 를 포함하는 반도체 소자의 제조방법
2 2
제 1 항에 있어서, 상기 활성영역 일측을 노출시키는 단계 후, 그리고, 상기 드레인 영역을 형성하는 단계 전, 상기 노출된 활성영역 일측에 LDD 영역을 형성하는 단계; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
3 3
제 1 항에 있어서, 상기 하드마스크는 절연막 패턴 및 상기 절연막 패턴의 양측벽에 형성된 절연 스페이서를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
4 4
제 3 항에 있어서, 상기 절연막 패턴은 Si3N4막으로 형성하고, 상기 절연 스페이서는 TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법
5 5
제 1 항에 있어서, 상기 소오스 영역을 형성하는 단계 후, 그리고, 상기 하드마스크의 일부를 제거하는 단계 전, 상기 드레인 영역이 형성된 기판 결과물 상에 산화막을 형성하는 단계; 및 상기 하드마스크의 상면이 노출되도록 상기 산화막을 CMP하는 단계; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
6 6
제 1 항에 있어서, 상기 노출된 활성영역 타측에 소오스 영역을 형성하는 단계 후, 상기 소오스/드레인 영역이 형성된 기판 결과물 상에 상기 게이트를 덮도록 제1절연막을 형성하는 단계; 상기 제1절연막 및 일부가 제거되고 남은 하드마스크를 식각하여 상기 게이트의 일부를 노출시키는 단계; 및 상기 일부 노출된 게이트를 포함한 기판 결과물 상에 제2절연막을 형성하는 단계; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
7 7
제 6 항에 있어서, 상기 게이트의 일부를 노출시키는 단계에서, 상기 게이트는 1/2∼1/4 노출되는 것 특징으로 하는 반도체 소자의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.