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기설정된 높이를 갖는 핀이 형성된 제1 게이트,상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층,상기 전하 저장층 상의 일부분에 형성된 채널층,상기 채널층 상에 형성된 게이트 절연층, 및상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성된 것인, 오버패스형 반도체 소자
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제1항에 있어서,상기 핀을 기준으로, 양측으로 각각 소정의 거리가 이격되어 상기 채널에 형성된 소스와 드레인을 포함하며,상기 드레인은, 상기 제2 게이트와 동일한 전압 라인을 공유하는, 오버패스형 반도체 소자
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제1항에 있어서,상기 채널층과 상기 전하 저장층 사이에 형성된 터널링 절연막, 및상기 전하 저장층과 상기 제1 게이트 사이에 형성된 블로킹 절연막을 포함하는, 오버패스형 반도체 소자
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제2항에 있어서,상기 소스와 드레인 사이에 하나 이상의 입계(grain boundary)를 가지고 있는 오버패스형 반도체 소자
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제2항 또는 제3항에 있어서,상기 제2 게이트는, 상기 핀을 기준으로, 양측으로 연장되는 말단부를 포함하는, 오버패스형 반도체 소자
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제2항에 있어서, 상기 소스 및 상기 드레인은 pn접합으로 접하고, 상기 제1 게이트와 제 2게이트의 전압에 의해 FN(Fowler-Nordheim) 터널링으로 생성된 전하(charge)가 상기 전하 저장층에 저장되는, 오버패스형 반도체 소자
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7
하나 이상의 반도체 소자로 구성된 시냅스 어레이에 있어서, 상기 반도체 소자는, 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성되며, 상기 시냅스 어레이는, 제1 반도체 소자와 제2 반도체 소자가 제2 게이트 라인과 드레인 라인 모두를 공유하고, 제3 반도체 소자와 제4 반도체 소자는 제2 게이트 라인과 드레인 라인 모두를 공유하며, 상기 제1 반도체 소자와 상기 제3 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하고, 상기 제2 반도체 소자와 상기 제4 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하도록 형성되며, 상기 제 2게이트 라인 및 드레인 라인에 동시에 입력 신호를 수신하고, 상기 소스 라인에서 출력 신호를 출력하는 이벤트 기반 동작(event-driven operation)이 가능한, 시냅스 어레이
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8
하나 이상의 반도체 소자로 구성된 시냅스 어레이의 제어 방법에 있어서, 상기 반도체 소자는, 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성되며, 상기 시냅스 어레이는, 제1 반도체 소자와 제2 반도체 소자가 제2 게이트 라인과 드레인 라인 모두를 공유하고, 제3 반도체 소자와 제4 반도체 소자는 제2 게이트 라인과 드레인 라인 모두를 공유하며, 상기 제1 반도체 소자와 상기 제3 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하고, 상기 제2 반도체 소자와 상기 제4 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하도록 형성되며, 상기 제 2게이트 라인 및 드레인 라인에 동시에 입력 신호를 수신하고, 상기 소스 라인에서 출력 신호를 출력하는 이벤트 기반 동작(event-driven operation)이 가능하고, 상기 제1 반도체 소자 내지 상기 제4 반도체 소자 중 시냅스 가중치를 설정하고자 하는 어느 하나의 반도체 소자를 타겟 반도체 소자로 설정하는 단계,상기 타겟 반도체 소자의 제1 게이트에 제 1 전압을 인가하는 단계, 및상기 타겟 반도체 소자의 제2 게이트 및 드레인에 제2 전압을 인가하여 상기 타겟 반도체 소자의 가중치를 설정하는 단계를 포함하는, 시냅스 어레이 제어 방법
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제8항에 있어서,상기 제1 반도체 소자 내지 상기 제4 반도체 소자 중 상기 타겟 반도체 소자를 제외한 나머지 반도체 소자의 제1 게이트에 상기 제2 전압을 인가하는 단계, 및상기 나머지 반도체 소자의 제2 게이트 및 드레인에 제3 전압을 인가하는 단계를 더 포함하는, 시냅스 어레이 제어 방법
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제9항에 있어서, 상기 제3 전압을 인가하는 단계는,상기 타겟 반도체 소자에 인가하는 상기 제1 전압 및 상기 제2 전압간 전위차의 40~60%의 값을 가지도록 상기 제3 전압을 설정하는 단계를 포함하는, 시냅스 어레이 제어 방법
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