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확장된 채널을 갖는 단전자 트랜지스터 및 그 공정방법

  • 기술번호 : KST2015135508
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 확장된 채널을 갖는 단전자 트랜지스터 및 그 공정방법에 관한 것으로, 리세스된 실리콘 핀에 채널이 형성되도록 함으로써, 채널길이를 길게 확장하여 누설전류로 작용하는 MOSFET 전류를 획기적으로 줄일 수 있고, 열산화공정 및 측벽공정에 의하여 양자점에 영향을 미치는 컨트롤 게이트의 커패시턴스 값이 최소가 되도록 함으로써, 동작온도를 높일 수 있는 효과가 있다.리세스, 채널, 양자점, 단전자, 트랜지스터, SET
Int. CL H01L 29/78 (2006.01.01)
CPC H01L 29/78696(2013.01) H01L 29/78696(2013.01) H01L 29/78696(2013.01) H01L 29/78696(2013.01)
출원번호/일자 1020090100345 (2009.10.21)
출원인 서울대학교산학협력단
등록번호/일자 10-1110736-0000 (2012.01.20)
공개번호/일자 10-2011-0043295 (2011.04.27) 문서열기
공고번호/일자 (20120215) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.10.21)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 이정업 대한민국 충청북도 청주시 흥덕구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2009.10.21 수리 (Accepted) 1-1-2009-0645433-75
2 선행기술조사의뢰서
Request for Prior Art Search
2010.12.22 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2011.01.19 수리 (Accepted) 9-1-2011-0005435-34
4 의견제출통지서
Notification of reason for refusal
2011.02.10 발송처리완료 (Completion of Transmission) 9-5-2011-0075901-77
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2011.02.18 수리 (Accepted) 1-1-2011-0117824-87
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2011.02.18 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0117798-87
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
8 등록결정서
Decision to grant
2011.10.20 발송처리완료 (Completion of Transmission) 9-5-2011-0606768-01
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
SOI 기판의 매몰산화막 상에 리세스된 채널영역을 갖도록 수직하게 파여진 실리콘층과;상기 채널영역 상에 형성된 제 1 게이트 절연막과;상기 제 1 게이트 절연막을 사이에 두고 상기 채널영역의 양측 모서리 면상에 채널방향으로 일정거리 이격되어 형성된 제 1 및 제 2 사이드 게이트와;상기 각 사이드 게이트에 제 2 게이트 절연막를 사이에 두고 상기 매몰산화막 상에 형성된 컨트롤 게이트를 포함하여 구성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터
2 2
제 1 항에 있어서,상기 사이드 게이트 사이 채널영역 상의 상기 제 1 게이트 절연막 상에도 상기 제 2 게이트 절연막이 형성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터
3 3
제 2 항에 있어서,상기 사이드 게이트 사이 채널영역 상의 상기 제 2 게이트 절연막의 양 측벽에 제 3 게이트 절연막이 더 형성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터
4 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 실리콘층은 수직한 핀 형상에 상기 리세스된 채널영역을 갖고, 상기 채널영역 양측에 소스/드레인이 형성되되,상기 소스/드레인은 상기 수직한 핀 양측에 상기 채널영역의 리세스된 깊이보다 얕은 접합을 갖도록 형성된 shallow doping 영역으로 연결된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터
5 5
제 4 항에 있어서,상기 리세스된 채널영역 양측은 필드산화막으로 둘러싸이고,상기 각 사이드 게이트은 상기 채널영역의 양측 모서리 면상 및 상기 필드산화막과 상기 매몰산화막이 이루는 양측 모서리 면상에 측벽 게이트로 형성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터
6 6
SOI 기판 상에 식각률이 서로 다른 하나 이상의 하드 마스크용 물질층을 증착하고, 상기 하드 마스크용 물질층 상부에 제 1 절연성 물질 도포후 미세 패턴을 형성하는 제 1 단계와;상기 기판 전면에 감광막을 도포후 식각공정을 통하여 소스/드레인 및 핀 형상의 채널 형성을 위한 믹스엔매치(mix and match) 패턴을 형성하는 제 2 단계와;상기 믹스엔매치 패턴을 마스크로 상기 하드 마스크용 물질층을 식각하여 하드 마스크를 형성하고, 상기 하드 마스크로 상기 SOI 기판의 실리콘층을 식각하여 소스/드레인 패드 및 핀 형상의 채널영역을 형성하는 제 3 단계와;상기 기판 전면에 필드산화막을 증착하고 평탄화시키는 제 4 단계와;상기 평탄화된 기판 전면에 제 2 절연성 물질을 증착하고, 상기 제 2 절연성 물질 상에 제 2의 감광막을 도포후 식각공정을 통하여 리세스 채널 형성을 위한 제 2의 감광막 패턴을 형성하는 제 5 단계와;상기 제 2의 감광막 패턴을 마스크로 상기 제 2 절연성 물질 및 상기 필드산화막을 순차 식각하여 상기 핀 형상의 채널영역을 드러내는 제 6 단계와;상기 제 2의 감광막 패턴을 마스크로 상기 핀 형상의 채널영역을 식각하여 리세스된 채널영역을 형성하는 제 7 단계와;상기 제 2의 감광막 패턴을 제거하고, 열산화공정으로 상기 리세스된 채널영역 상에 제 1 게이트 절연막을 형성하는 제 8 단계와;상기 기판 전면에 게이트 물질을 증착하고 비등방성으로 식각하여 상기 리세스된 채널영역 양 측벽에 제 1, 2 측벽 게이트를 형성하는 제 9 단계와;상기 각 측벽 게이트 상에 제 2 게이트 절연막을 형성하는 제 10 단계와;상기 기판 전면에 게이트 물질을 증착하고 평탄화시켜 상기 제 2 절연성 물질이 드러나게 한 다음, 상기 드러난 제 2 절연성 물질을 제거하여 컨트롤 게이트를 형성하는 제 11 단계와;상기 기판 전면에 불순물 이온주입을 통하여 상기 컨트롤 게이트에 이웃한 상기 핀 형상의 채널영역 및 상기 소스/드레인 패드에 상기 채널영역의 리세스된 깊이보다 얕은 접합을 갖도록 shallow doping 층을 각각 형성하는 제 12 단계를 포함하여 구성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법
7 7
제 6 항에 있어서,상기 제 10 단계의 상기 제 2 게이트 절연막은 상기 측벽 게이트 사이에 노출된 채널영역 상에도 형성되고,상기 제 10 단계와 상기 제 11 단계 사이에는 절연막의 증착과 비등방성 식각으로 상기 측벽 게이트 사이에 노출된 채널영역 상의 상기 제 2 게이트 절연막의 측벽에 제 3 게이트 절연막 측벽을 형성하는 공정을 더 진행하는 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법
8 8
제 6 항에 있어서,상기 하드 마스크용 물질층은 산화막층 및 실리콘계 물질층이 순차적으로 증착된 것이고,상기 제 3 단계의 상기 하드 마스크용 물질층 식각은 상기 실리콘계 물질층 및 상기 산화막층이 순차 식각되고, 상기 믹스엔매치 패턴으로 식각된 상기 산화막층을 하드 마스크로 하여 상기 SOI 기판의 실리콘층을 식각하여 소스/드레인 패드 및 핀 형상의 채널영역을 형성하는 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법
9 9
제 8 항에 있어서,상기 실리콘계 물질층은 다결정 실리콘 또는 비정질 실리콘이고, 상기 제 1 절연성 물질 및 상기 제 2의 감광막은 HSQ 또는 ZEP이고,상기 제 2 절연성 물질은 질화물(nitride)인 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법
10 10
제 6 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 12 단계 이후에 상기 기판 전면에 필드산화막을 더 증착하고 비등방성으로 식각하여 상기 컨트롤게이트 양측에 산화막 측벽을 형성한 다음, 불순물 이온주입을 통하여 상기 소스/드레인 패드에 상기 shallow doping 층보다 깊은 접합을 갖도록 deep doping 층을 형성하는 단계를 더 진행하는 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.