| 1 |
1
SOI 기판의 실리콘층에 소정의 미세패턴으로 정의된 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과;
상기 채널 영역 상부에 형성된 게이트 절연막과;
상기 게이트 절연막 상부에 산화잠식되어 형성된 게이트와;
상기 게이트 양측에 자기 정렬되어 상기 채널 영역을 잠식하며 형성된 채널 조임 산화막을 포함하여 구성되되,
상기 채널 조임 산화막 상부에 사이드 게이트가 더 형성된 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터
|
| 2 |
2
제 1 항에 있어서,
상기 채널 조임 산화막은 상기 채널 영역을 둘러싸며 형성된 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터
|
| 3 |
3
삭제
|
| 4 |
4
삭제
|
| 5 |
5
제 1 항 또는 제 2 항에 있어서,
상기 게이트 절연막 하부에 위치한 채널 영역의 선폭은 10~30 nm 인 것을 특징으로 조임 장벽을 갖는 단전자 트랜지스터
|
| 6 |
6
제 5 항에 있어서,
상기 채널 조임 산화막에 의하여 잠식된 채널 영역의 선폭 및 두께는 각각 3~6 nm 인 것을 특징으로 조임 장벽을 갖는 단전자 트랜지스터
|
| 7 |
7
SOI 기판의 실리콘층에 액티브 영역을 정의하는 제 1 단계와;
상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 상기 액티브 영역의 윗면이 노출되게 하는 제 2 단계와;
상기 노출된 액티브 영역에 게이트 절연막을 형성하는 제 3 단계와;
상기 구조 전면에 게이트 물질을 증착하고 상기 게이트 물질 및 상기 게이트 절연막을 식각하여 게이트를 형성하는 제 4 단계와;
상기 구조 전면에 제 2 절연 물질을 증착하고 식각하여 상기 게이트 주변으로 측벽 스페이서를 형성하는 제 5 단계와;
상기 구조 전면에 제 3 절연 물질을 증착하고 식각하여 상기 측벽 스페이서의 윗부분이 노출되게 하는 제 6 단계와;
상기 측벽 스페이서를 제거하여 트랜치를 형성하는 제 7 단계와;
상기 트랜치를 이용 상기 SOI 기판의 매몰 산화막이 드러나도록 상기 제 1 절연 물질을 식각하는 제 8 단계와;
상기 구조에 산화공정을 수행하는 제 9 단계를 포함하여 구성된 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터의 제조방법
|
| 8 |
8
제 7 항에 있어서,
상기 제 9 단계 이후에,
상기 구조 전면에 제 4 절연 물질을 증착하고 식각하여 상기 제 3 절연 물질이 노출되게 하는 제 10 단계와;
상기 노출된 제 3 절연 물질 및 상기 제 9 단계의 산화공정으로 형성된 게이트의 잠식 산화막을 각각 일정 부분 식각하고, 상기 구조 전면에 이온주입공정을 수행하는 제 11 단계와;
상기 구조에 어닐링 공정을 수행하고 층간 절연막을 증착하는 제 12 단계를 더 포함하여 구성된 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터의 제조방법
|
| 9 |
9
제 7 항에 있어서,
상기 제 9 단계 이후에,
상기 구조 전면에 게이트 물질을 증착하고 식각하여 상기 제 3 절연 물질이 노출되게 함으로써 사이드 게이트를 형성하는 제 10 단계와;
상기 노출된 제 3 절연 물질 및 상기 제 9 단계의 산화공정으로 형성된 게이트의 잠식 산화막을 각각 일정 부분 식각하고, 상기 구조 전면에 이온주입공정을 수행하는 제 11 단계와;
상기 구조에 어닐링 공정을 수행하고 층간 절연막을 증착하는 제 12 단계를 더 포함하여 구성된 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터의 제조방법
|
| 10 |
10
제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 2 단계의 제 1 절연 물질 식각 및 상기 제 6 단계의 제 3 절연 물질 식각은 평탄화 공정을 더 수행한 후에 실시하는 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터의 제조방법
|
| 11 |
11
제 10 항에 있어서,
상기 평탄화 공정은 CMP 공정 또는 HSQ 코팅에 의하는 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터의 제조방법
|
| 12 |
12
제 11 항에 있어서,
상기 제 1 절연 물질 및 상기 제 3 절연 물질은 TEOS이고,
상기 제 2 절연 물질 및 상기 제 4 절연 물질은 nitride인 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터의 제조방법
|
| 13 |
13
SOI 기판의 실리콘층에 액티브 영역을 정의하는 제 1 단계와;
상기 액티브 영역을 산화공정에 의하여 선폭을 감소시키는 제 2 단계와;
상기 구조 전면에 TEOS를 덮고 상기 TEOS 및 상기 제 2 단계에 의하여 형성된 산화막을 순차적으로 식각하여 TEOS 측벽 스페이서 형성으로 상기 액티브 영역의 상부를 노출시키는 제 3 단계와;
상기 노출된 액티브 영역 상부에 게이트 절연막을 형성하는 제 4 단계와;
상기 구조 전면에 게이트 물질을 증착하고 식각하여 게이트를 형성하는 제 5 단계와;
상기 게이트의 양측으로 상기 액티브 영역을 노출시키는 제 6 단계와;
상기 구조에 산화공정을 수행하는 제 7 단계와;
상기 구조 전면에 게이트 물질을 증착하고 식각하여 상기 게이트 양측으로 사이드 게이트를 형성하는 제 8 단계를 포함하여 구성된 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터의 제조방법
|
| 14 |
14
제 13 항에 있어서,
상기 제 6 단계의 상기 액티브 영역의 노출은 바닥을 제외한 3면을 노출시키는 것을 특징으로 하는 조임 장벽을 갖는 단전자 트랜지스터의 제조방법
|
