벌크 실리콘기판과,

상기 벌크 실리콘기판에 연결되고 벌크 실리콘기판 상부에 단결정 실리콘으로 형성된 담장 모양의 Fin액티브 영역과,

상기 벌크 실리콘기판 표면에서 Fin액티브 영역의 일정 높이까지 형성된 제2산화막과,

상기 제2산화막 위의 Fin액티브 영역 양쪽 측벽에 형성된 터널링 산화막과,

상기 Fin액티브 영역의 위쪽 표면에 터널링 산화막의 두께와 같거나 두껍게 형성된 제1산화막과,

상기 제1,2산화막 위에 프로그램에 의해 전하를 저장시키도록 형성된 저장 전극과,

상기 저장 전극 위에 형성된 전극 사이 산화막과,

상기 전극 사이 산화막 위에 형성된 컨트롤 전극과,

상기 컨트롤 전극과 겹치는 Fin액티브 영역을 제외한 Fin액티브 영역 양쪽에 형성된 소스/드레인과,

상기 소스, 드레인, 컨트롤 전극의 콘택 부분에 형성된 콘택영역 및 금속층을,

포함하는 이중-게이트 플래쉬 메모리소자

청구항 1 또는 청구항 2에 있어서, 상기 Fin액티브 영역의 높이가 벌크 실리콘기판 표면으로부터 10 nm ∼ 1000 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 3에 있어서, 상기 Fin액티브 영역의 높이가 제2산화막 표면으로부터 5 nm ∼ 300 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 터널링 산화막의 두께는 0

청구항 1에 있어서, 상기 제2산화막의 두께를 20 nm ∼ 800 nm로 하여 컨트롤 전극과 벌크 실리콘기판 사이의 기생용량 성분을 줄인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 금속층과 접촉하는 콘택영역을 Fin액티브 영역의 폭이나 컨트롤 전극 길이보다 크게 하고 컨트롤 전극과 Fin액티브 영역의 상부 및 측벽에 금속층과의 콘택이 형성되도록 하여 콘택 저항을 줄인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 저장 전극의 두께는 1 nm ∼ 300 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 저장 전극으로 나노 크리스탈(nano crystal)이나 퀀텀 닷(quantum dot)이 형성됨을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 9에 있어서, 상기 나노 크리스탈의 크기는 3 nm ∼ 10 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 저장 전극이 전기적으로 격리된 스페이서 형태인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1, 청구항 9, 청구항 11중 어느 한 항에 있어서, 상기 저장 전극의 물질이 폴리실리콘, 폴리 SiGe, 금속, 트랩을 포함하는 질화막(Si3N4)중에 하나인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 전극 사이 산화막의 두께는 1 nm ∼ 30 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 소스/드레인은 게이트와 겹치는 Fin액티브 영역을 제외한 Fin액티브 영역 양쪽에, 컨트롤 전극과 자기정렬 형태로 기생저항을 줄이기 위해 형성된 선택적 에피층을 성장한 것임을 특징으로 하는 이중-게이트 플래쉬 메모리 소자

청구항 15에 있어서, 상기 선택적 에피층 물질은 단결정 실리콘, 단결정 SiGe, 단결정 Ge, 폴리실리콘, 폴리 SiGe 중에 하나인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1 또는 청구항 15에 있어서, 상기 Fin액티브 영역에 형성되는 소스/드레인을 위한 도우핑의 접합 깊이가, 제2산화막 위쪽 표면을 기준(0 nm)으로 할 때, 위쪽으로 0 nm ∼ 50 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1 또는 청구항 15에 있어서, 상기 Fin액티브 영역에 형성되는 소스/드레인을 위한 도우핑의 접합 깊이가 제2산화막 위쪽 표면을 기준(0 nm)으로 할 때, 아래쪽으로 0 nm ∼ -50 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 Fin액티브 영역의 폭이 일정하지 않고 벌크 실리콘기판에 가까워지면서 제2산화막 내에서 넓어져 상기 Fin액티브 영역의 저항이 줄어듬을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 Fin액티브 영역이 상부 폭은 좁고, 하부 폭이 넓은 사다리꼴 모양인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자

청구항 1에 있어서, 상기 Fin액티브 영역의 두 상부 모서리가 산화공정, 식각공정 또는 수소 분위기에서의 어닐링에 의해 둥글게 형성됨을 특징으로 하는 이중-게이트 플래쉬 메모리소자

벌크 실리콘기판에 단결정 실리콘으로 담장 모양의 Fin액티브 영역을 형성하는 공정과,

청구항 22에 있어서, 상기 Fin액티브 영역과 제2산화막 형성 공정은,

상기 벌크 실리콘기판 표면의 상부에 사진전사(photolithography)하는 공정과,

상기 Fin액티브 영역을 제외한 벌크 실리콘기판의 나머지 표면에 제2산화막을 덮고, 상기 제2산화막을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화한 뒤, Fin액티브 영역의 표면에서 아래로 적정 두께만큼 식각하는 공정인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법

청구항 22에 있어서, 상기 Fin액티브 영역과 제2산화막 형성 공정은,

제2산화막을 먼저 형성하고, 사진전사(photolithography)를 통해 상기 제2산화막에 폭이 좁은 트랜치를 형성하여 트랜치 바닥이 벌크 실리콘기판까지 닿게 하며, 트랜치 바닥에 드러난 벌크 실리콘기판의 실리콘을 씨앗으로 하여 선택적 에피층을 성장하는 공정과,

상기 제2산화막을 적정한 두께만큼 식각하는 공정인 것을 특징으로 하는 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법

청구항 22에 있어서, 상기 제2산화막 형성 공정에서 필드 산화막을 형성하되,

Fin액티브 영역 형성 공정은, 상기 벌크 실리콘기판 위에 제1산화막/질화막/제3산화막을 차례로 형성하고 사진전사를 수행하여 그 상부에 상기 제3산화막/질화막/제1산화막과 벌크 실리콘기판의 실리콘을 식각하는 공정이고,

상기 필드 산화막 형성 공정은, 상기 벌크 실리콘기판과 Fin액티브 영역에 버퍼 산화막/산화방지용 질화막/스페이서를 형성하여 식각을 수행하고 이때 드러난 상기 벌크 실리콘기판의 실리콘을 등방으로 식각하며, 상기 스페이서를 제거한 상태에서 벌크 실리콘기판을 열산화시켜 필드 산화막을 성장한 후 버퍼 산화막과 산화방지용 질화막을 제거하는 공정인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법

청구항 25에 있어서, 상기 스페이서의 물질은 폴리실리콘이나 아몰퍼스 실리콘인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법

청구항 22에 있어서, 상기 터널링 산화막을 형성하기 전에 돌출된 Fin액티브 영역의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함을 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법

청구항 22에 있어서, 상기 컨트롤 전극 형성 공정은,

폴리실리콘, 폴리 SiGe, 금속중에서 어느 하나로 층을 형성하고, 이 층에 대해 사진전사를 수행하는 공정인 것을 특징으로 하는 것을 이중-게이트 플래쉬 메모리소자 제조방법