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고성능 단일 트랜지스터 플로팅 바디 ＤＲＡＭ 소자 및 그제조 방법

  • 기술번호 : KST2015162501
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 고집적/고성능 DRAM을 구현하기 위한 셀 소자 기술로 셀 커패시터를 사용하지 않은 DRAM 소자 및 그 어레이에 관한 것이다. SOI (Silicon On Insulator) 기판에 구현된 기존의 1T DRAM 셀 소자에서, 채널 길이 축소화에 따라 짧은 채널효과가 발생하고 정보를 저장함에 따라서 "write 1"과 “write 0"의 차이가 줄어들어 센싱(sensing) 마진(margin)을 얻기가 어렵다는 단점이 있다. 이를 해결하기 위해 본 발명에서 제안된 셀 소자는 이중-게이트 소자 구조이고, 소자의 플로팅 바디 양쪽 중 하나의 게이트전극에 비휘발성 형태로 전하를 저장할 수 있는 기능을 갖는 제어전극을 구현한다. 이 비휘발성 형태로 전하저장이 가능한 제어전극에 의해 소자의 집적도와 특성 균일도, 그리고 센싱 마진이 개선된다. 또한 본 발명의 소자를 셀 어레이로 배치하는 다양한 방법을 제공하여 성능과 집적도를 갖도록 한다.본 발명에 의하여 MOS 기반의 DRAM 셀 소자의 축소화 특성과 성능이 개선되고 메모리 용량이 증가하게 된다. eDRAM, 1T-DRAM, Capacitorless, 고집적, SONOS, 나노소자, NFGM, 동작조건, 고성능
Int. CL H01L 29/78 (2011.01) H01L 21/336 (2011.01) B82Y 10/00 (2011.01)
CPC H01L 29/7841(2013.01) H01L 29/7841(2013.01) H01L 29/7841(2013.01) H01L 29/7841(2013.01) H01L 29/7841(2013.01)
출원번호/일자 1020070086516 (2007.08.28)
출원인 경북대학교 산학협력단
등록번호/일자 10-0894683-0000 (2009.04.16)
공개번호/일자 10-2009-0021744 (2009.03.04) 문서열기
공고번호/일자 (20090424) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.08.28)
심사청구항수 29

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대구 수성구
2 박기흥 대한민국 경기 과천시

대리인

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번호 이름 국적 주소
1 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.08.28 수리 (Accepted) 1-1-2007-0625599-07
2 보정요구서
Request for Amendment		 2007.09.10 발송처리완료 (Completion of Transmission) 1-5-2007-0127838-60
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2007.09.21 수리 (Accepted) 1-1-2007-0686042-52
4 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2007.11.21 수리 (Accepted) 1-1-2007-0838671-26
5 선행기술조사의뢰서
Request for Prior Art Search		 2008.09.08 수리 (Accepted) 9-1-9999-9999999-89
6 선행기술조사보고서
Report of Prior Art Search		 2008.10.10 수리 (Accepted) 9-1-2008-0061956-18
7 등록결정서
Decision to grant		 2009.04.15 발송처리완료 (Completion of Transmission) 9-5-2009-0159142-18
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판;게이트 스택;상기 반도체 기판 상에 위치하고 게이트 스택(stack)으로 둘러싸인 제어전극;상기 제어전극 위에 형성된 플로팅 바디; 상기 플로팅 바디 좌우에 형성된 소스/드레인; 상기 소스/드레인을 상기 반도체 기판 및 제어전극과 절연시키는 절연막; 상기 플로팅 바디 및 상기 소스/드레인 위에 형성되는 게이트 절연막; 및상기 게이트 절연막위에 형성되는 게이트 전극;을 포함하는 단일 트랜지스터 플로팅바디 디램 소자
2 2
제1항에 있어서, 상기 반도체 기판의 표면 영역을 1017 cm-3 이상의 높은 농도로 도우핑하거나 상기 반도체 기판의 전체 농도를 1017 cm-3 이상으로 높여 상기 반도체 기판을 기판전극으로 사용하는 것을 특징으로 단일 트랜지스터 플로팅 바디 디램 소자
3 3
제1항에 있어서, 상기 반도체 기판에 1017 cm-3 이상의 높은 농도로 도우핑된 웰(Well)을 형성하고, 상기 웰을 기판 전극으로 사용하여 특정 셀 소자를 제어할 수 있도록 하는 것을 특징으로 단일 트랜지스터 플로팅 바디 디램 소자
4 4
제1항에 있어서, 상기 제어전극을 둘러싸는 게이트 스택은 터널링 절연막을 포함하되, 상기 터널링 절연막은 상기 절연막과 상기 게이트 스택의 사이에는 형성되지 않는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
5 5
반도체 기판;상기 반도체 기판 상에 형성된 소스;상기 소스 위에 형성된 플로팅 바디; 상기 플로팅 바디 위에 형성된 드레인; 상기 플로팅 바디와 상기 소스 및 드레인은 수직형 구조를 형성하며, 상기 수직형 구조의 한쪽 측면에 형성된 게이트 절연막;상기 게이트 절연막 위에 형성된 게이트 전극;상기 수직형 구조의 다른 한쪽 측면에 형성된 게이트 스택;상기 게이트 스택위에 형성되는 제어전극; 및상기 게이트 전극과 제어전극을 상기 반도체 기판으로부터 절연시기키는 절연막;을 포함하는 단일 트랜지스터 플로팅바디 디램 소자
6 6
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드를 구비하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
7 7
제6항에 있어서, 상기 게이트 스택은 블록킹 절연막을 더 구비하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
8 8
제6항에 있어서, 상기 전하저장노드는 박막으로 구성되거나 나노 크기의 돗(dot)로 구성되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
9 9
제6항에 있어서, 상기 터널링 절연막은 하나의 층으로 구성되거나, 일함수 또는 밴드갭이 다른 절연막이 2층 이상으로 구현되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
10 10
제7항에 있어서, 상기 블록킹 절연막은 하나의 층으로 구성되거나, 일함수 또는 밴드갭이 다른 절연막이 2층 이상으로 구현되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
11 11
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제어전극은 도전성의 반도체, 금속, 금속산화물, 실리사이드, 이원계 금속, 금속질화물 중 하나 또는 2 이상으로 이루어지는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
12 12
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제어전극은 상기 플로팅 바디와 상기 소소와 드레인 영역의 일부와 겹치도록 형성되는 것을 특징으로 한 단일 트랜지스터 플로팅 바디 디램 소자
13 13
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 스택으로 둘러싸인 상기 제어전극은 상기 소스 또는 상기 드레인으로 치우쳐서 형성되는 것을 특징으로 한 단일 트랜지스터 플로팅 바디 디램 소자
14 14
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 전극은 도전성의 반도체, 금속, 금속산화물, 실리사이드, 이원계 금속, 금속질화물 중 하나 또는 2가지 이상로 구성된 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
15 15
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 전극에 전기적으로 연결되는 워드라인을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
16 16
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 드레인 영역에 전기적으로 연결되는 비트라인을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
17 17
제5항에 있어서, 상기 소스는 상기 수직형 구조의 하단에 형성되며, 상기 소스는 상기 반도체 기판에 연결되어 형성되되 수평의 배선 형태로 연결되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
18 18
제5항 및 제17항 중 어느 한 항에 있어서, 상기 소스 영역 아래에 상기 기판과 전기적으로 분리되도록 하는 절연막이 형성된 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자
19 19
제1항의 상기 단일 트랜지스터 플로팅 바디 디램 소자들을 셀 소자로서 어레이 형태로 배치하고, 상기 단일 트랜지스터 플로팅 바디 디램 소자의 게이트 전극과 제어전극은 나란하게 또는 교차하게 배치하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀 어레이
20 20
제19항에 있어서, 상기 단일 트랜지스터 플로팅 바디 디램 셀 어레이에서, 분리된 단결정 실리콘 박막에 형성된 두 개의 셀 소자의 소스가 공통으로 연결되는 것을 특징으로 단일 트랜지스터 플로팅 바디 디램 셀 어레이
21 21
제 19 항에 있어서, 상기 셀 어레이로 배치된 각 셀 소자의 상기 제어전극을 전기적으로 서로 격리시켜 구성한 단일 트랜지스터 플로팅 바디 디램 셀 어레이
22 22
제 19 항에 있어서, 상기 셀 어레이에서 상기 게이트 전극과 교차하는 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하여 구성된 단일 트랜지스터 플로팅 바디 디램 셀 어레이
23 23
제 22항에 있어서, 상기 셀 어레이에서 상기 게이트 전극과 교차하는 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하되, 2개 이상 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하여 구성된 단일 트랜지스터 플로팅 바디 디램 셀 어레이
24 24
제 19 항에 있어서, 상기 셀 어레이에서 상기 게이트 전극과 나란한 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하여 구성된 단일 트랜지스터 플로팅 바디 디램 셀 어레이
25 25
제 24항에 있어서, 상기 셀 어레이에서 상기 게이트 전극과 나란한 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하되, 2개 이상 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하여 구성된 단일 트랜지스터 플로팅 바디 디램 셀 어레이
26 26
SOI (Silicon On Insulator) 웨이퍼의 단결정 실리콘 박막층에서 셀 소자의 플로팅 바디 및 소스와 드레인이 형성될 영역을 사전에 정의하는 단계;마스크를 이용하여 상기 단결정 실리콘 박막 아래에 있는 매몰 절연막 중 상기 소스 및 드레인의 일부 영역 및 플로팅 바디가 형성될 부분의 하부 영역만을 선택적으로 제거하는 단계;상기 매몰 절연막 중 선택적으로 제거된 영역내에 터널링 절연막과 전하저장노드를 순차적으로 형성하는 단계;상기 전하저장노드의 내부에 블록킹 절연막과 제어전극을 순차적으로 형성하는 단계;상기 소스 및 드레인 영역 및 플로팅 바디가 형성될 영역의 상부에 게이트 절연막을 형성하는 단계;상기 게이트 절연막위에 게이트 전극을 형성하는 단계;사전 정의된 영역에 소스 및 드레인 형성하고 콘택 및 금속배선을 형성하는 단계;를 포함하는 단일 트랜지스터 플로팅 바디 디램 소자의 제조 방법
27 27
벌크 실리콘 웨이퍼 기판에 단결정 SiGe 박막과 실리콘 박막을 순차적으로 형성하는 단계;상기 실리콘 박막에 있어서, 셀 소자의 소스/드레인 및 플로팅 바디가 형성될 영역을 사전 정의하는 단계;마스크를 이용하여 상기 실리콘 박막 아래에 있는 SiGe 박막 중 일부 영역을 선택적으로 제거하되, 상기 사전 정의된 플로팅 바디 및 일부의 소스/드레인이 형성되는 부분의 하부 영역만을 선택적으로 제거하는 단계;상기 SiGe 박막의 제거된 영역에 터널링 절연막과 전하저장노드를 형성하는 단계;상기 전하 저장 노드의 내부에 블록킹 절연막과 제어전극을 형성하는 단계;남아있는 SiGe 층을 제거하는 단계;상기 소스와 드레인이 형성될 영역을 벌크 실리콘 웨이퍼 기판과 절연시키는 단계;상기 소스와 드레인 및 플로팅 바디가 형성될 영역의 상부에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;소스/드레인 영역을 형성하고, 콘택 및 금속배선을 형성하는 단계;를 포함하는 단일 트랜지스터 플로팅 바디 디램 소자의 제조 방법
28 28
벌크 실리콘 웨이퍼 기판에 단결정 SiGe 박막과 실리콘 박막을 순차적으로 형성하는 단계;상기 실리콘 박막에 있어서, 셀 소자의 소스/드레인 및 플로팅 바디가 형성될 영역을 사전 정의하는 단계;마스크를 이용하여 상기 실리콘 박막 아래에 있는 SiGe 박막 중 일부 영역을 선택적으로 제거하되, 플로팅 바디 및 일부의 소스/드레인이 형성될 영역의 하부 영역은 남아 있도록 하는 단계;상기 SiGe 박막에서 선택적으로 제거된 영역에 절연물질을 채우는 단계;상기 남아있는 SiGe 박막을 선택적으로 제거하는 단계;상기 선택적으로 제거된 SiGe 박막 영역에 터널링 절연막과 전하저장노드를 순차적으로 형성하는 단계;상기 전하저장 노드의 내부에 블록킹 절연막과 제어전극을 형성하는 단계;상기 소스와 드레인 및 플로팅 바디가 형성될 영역의 상부에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;소스/드레인 영역을 형성하고, 콘택 및 금속배선을 형성하는 단계;를 포함하는 단일 트랜지스터 플로팅 바디 디램 소자의 제조 방법
29 29
제26항 내지 제28항 중 어느 한 항에 있어서,상기 블록킹 절연막과 제어전극을 형성하는 단계는상기 블록킹 절연막을 형성한 후 제어전극용 물질을 증착하는 단계,증착된 제어전극용 물질을 평탄화하는 단계,평탄화된 제어전극용 물질을 패터닝하여 제어전극을 형성하는 단계,형성된 제어전극에 비휘발성 메모리 동작이 가능하도록 선택적으로 절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자의 제조 방법
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US08143656 US 미국 FAMILY
2 US20100102372 US 미국 FAMILY

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순번 패밀리번호 국가코드 국가명 종류
1 US2010102372 US 미국 DOCDBFAMILY
2 US8143656 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.