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전자기 밴드갭 패턴을 구비하는 적층 칩 패키지, 그 제조 방법 및 적층 칩 패키지를 포함하는 반도체 모듈

  • 기술번호 : KST2015114248
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 제1 반도체 다이 및 제1 배선층을 구비한다. 제2 반도체 칩은 제2 반도체 다이, 제2 반도체 다이를 관통하는 제1 및 제2 TSV들, 및 제2 배선층을 구비하고, 제1 반도체 칩 상에 적층된다. 제2 배선층은 제1 레이어 내에 배치되는 접지 패턴, 제2 레이어 내에 배치되는 전원 전압 패턴 및 제1 레이어와 제2 레이어 사이의 제3 레이어 내에 배치되는 전자기 밴드갭 패턴을 포함한다. 접지 패턴은 제1 TSV와 전기적으로 연결되고 제1 TSV는 제2 TSV와 전기적으로 연결되며 제2 TSV는 전자기 밴드갭 패턴과 전기적으로 연결되어 전자기 밴드갭 패턴에 접지 전압이 공급된다.
Int. CL H01L 23/48 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020120006083 (2012.01.19)
출원인 한국과학기술원
등록번호/일자 10-1271646-0000 (2013.05.30)
공개번호/일자
공고번호/일자 (20130611) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.01.19)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김정호 대한민국 대전 유성구
2 김명회 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.01.19 수리 (Accepted) 1-1-2012-0050456-18
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
3 선행기술조사의뢰서
Request for Prior Art Search		 2013.04.02 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2013.05.09 수리 (Accepted) 9-1-2013-0037580-10
5 등록결정서
Decision to grant		 2013.05.28 발송처리완료 (Completion of Transmission) 9-5-2013-0367675-37
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
전자기 밴드갭 패턴을 구비하는 적층 칩 패키지로서,제1 반도체 다이 및 상기 제1 반도체 다이의 전면 상에 형성되는 제1 배선층을 구비하는 제1 반도체 칩; 및제2 반도체 다이, 상기 제2 반도체 다이를 관통하는 제1 및 제2 관통 실리콘 비아(Through Silicon Via; TSV)들, 및 상기 제2 반도체 다이의 전면 상에 형성되는 제2 배선층을 구비하고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 포함하고,상기 제2 배선층은 제1 레이어 내에 배치되는 접지 패턴, 제2 레이어 내에 배치되는 전원 전압 패턴 및 상기 제1 레이어와 상기 제2 레이어 사이의 제3 레이어 내에 배치되는 상기 전자기 밴드갭 패턴을 포함하며,상기 접지 패턴은 상기 제1 TSV와 전기적으로 연결되고 상기 제1 TSV는 상기 제2 TSV와 전기적으로 연결되며 상기 제2 TSV는 상기 전자기 밴드갭 패턴과 전기적으로 연결되어 상기 전자기 밴드갭 패턴에 접지 전압이 공급되는 적층 칩 패키지
2 2
제 1 항에 있어서, 상기 접지 패턴은 복수의 제1 행 패턴들 및 복수의 제1 열 패턴들을 포함하는 제1 메시(mesh) 형태로 형성되고, 상기 전원 전압 패턴은 상기 복수의 제1 행 패턴들과 엇갈리게 배치되는 복수의 제2 행 패턴들 및 상기 복수의 제1 열 패턴들과 엇갈리게 배치되는 복수의 제2 열 패턴들을 포함하는 제2 메시 형태로 형성되며, 상기 전자기 밴드갭 패턴은 상기 전원 전압 패턴과 중첩되고 상기 접지 패턴과 중첩되지 않도록 십자 형태로 형성되는 것을 특징으로 하는 적층 칩 패키지
3 3
제 2 항에 있어서, 상기 제2 배선층은,상기 접지 패턴과 상기 제1 TSV를 전기적으로 연결하는 제1 수직 배선; 및상기 전자기 밴드갭 패턴과 상기 제2 TSV를 전기적으로 연결하는 제2 수직 배선을 더 포함하는 것을 특징으로 하는 적층 칩 패키지
4 4
제 3 항에 있어서, 상기 제1 TSV와 전기적으로 연결되는 제1 솔더 범프 및 상기 제2 TSV와 전기적으로 연결되는 제2 솔더 범프를 더 포함하며,상기 제1 배선층은 상기 제1 솔더 범프와 상기 제2 솔더 범프를 전기적으로 연결하는 제1 배선을 더 포함하는 것을 특징으로 하는 적층 칩 패키지
5 5
제 2 항에 있어서, 상기 전원 전압 패턴 및 상기 전자기 밴드갭 패턴에 기초하여 커패시턴스(capacitance) 성분이 형성되고, 상기 제1 TSV 및 상기 제2 TSV에 기초하여 인덕턴스(inductance) 성분이 형성되며, 상기 커패시턴스 성분 및 상기 인덕턴스 성분에 기초하여 상기 적층 칩 패키지에 전달되는 노이즈 중 차단 주파수 대역에 상응하는 노이즈의 전달이 차단되는 것을 특징으로 하는 적층 칩 패키지
6 6
제 5 항에 있어서, 상기 전자기 밴드갭 패턴의 면적이 증가할수록 상기 차단 주파수 대역의 중심 주파수는 낮아지는 것을 특징으로 하는 적층 칩 패키지
7 7
전자기 밴드갭 패턴을 구비하는 적층 칩 패키지의 제조 방법에 있어서,제1 반도체 다이의 전면 상에 제1 배선층을 형성하여 제1 반도체 칩을 제공하는 단계;제2 반도체 다이를 관통하는 제1 및 제2 관통 실리콘 비아(Through Silicon Via; TSV)들을 형성하는 단계;제1 레이어 내에 배치되는 접지 패턴, 제2 레이어 내에 배치되는 전원 전압 패턴 및 상기 제1 레이어와 상기 제2 레이어 사이의 제3 레이어 내에 배치되는 상기 전자기 밴드갭 패턴을 포함하는 제2 배선층을 상기 제2 반도체 다이의 전면 상에 형성하여 제2 반도체 칩을 제공하는 단계; 및상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층하는 단계를 포함하고,상기 접지 패턴은 상기 제1 TSV와 전기적으로 연결되고 상기 제1 TSV는 상기 제2 TSV와 전기적으로 연결되며 상기 제2 TSV는 상기 전자기 밴드갭 패턴과 전기적으로 연결되어 상기 전자기 밴드갭 패턴에 접지 전압이 공급되는 적층 칩 패키지의 제조 방법
8 8
복수의 전자기 밴드갭 패턴들을 구비하는 적층 칩 패키지로서,제1 반도체 다이 및 상기 제1 반도체 다이의 전면 상에 형성되는 제1 배선층을 구비하는 제1 반도체 칩;제2 반도체 다이, 상기 제2 반도체 다이를 관통하는 제1 및 제2 관통 실리콘 비아(Through Silicon Via; TSV)들, 및 상기 제2 반도체 다이의 전면 상에 형성되는 제2 배선층을 구비하고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩; 및제3 반도체 다이, 상기 제3 반도체 다이를 관통하는 제3 및 제4 TSV들, 및 상기 제3 반도체 다이의 전면 상에 형성되는 제3 배선층을 구비하고, 상기 제2 반도체 칩 상에 적층되는 제3 반도체 칩을 포함하고,상기 제2 배선층은 제1 레이어 내에 배치되는 접지 패턴, 제2 레이어 내에 배치되는 전원 전압 패턴 및 상기 제1 레이어와 상기 제2 레이어 사이의 제3 레이어 내에 배치되는 제1 및 제2 전자기 밴드갭 패턴들을 포함하며,상기 접지 패턴은 상기 제1 TSV와 전기적으로 연결되고 상기 제1 TSV는 상기 제2 TSV와 전기적으로 연결되며 상기 제2 TSV는 상기 제1 전자기 밴드갭 패턴과 전기적으로 연결되어 상기 제1 전자기 밴드갭 패턴에 접지 전압이 공급되고, 상기 전원 전압 패턴은 상기 제3 TSV와 전기적으로 연결되고 상기 제3 TSV는 상기 제4 TSV와 전기적으로 연결되며 상기 제4 TSV는 상기 제2 전자기 밴드갭 패턴과 전기적으로 연결되어 상기 제2 전자기 밴드갭 패턴에 전원 전압이 공급되는 적층 칩 패키지
9 9
제 8 항에 있어서, 상기 접지 패턴은 복수의 제1 행 패턴들 및 복수의 제1 열 패턴들을 포함하는 제1 메시(mesh) 형태로 형성되고, 상기 전원 전압 패턴은 상기 복수의 제1 행 패턴들과 엇갈리게 배치되는 복수의 제2 행 패턴들 및 상기 복수의 제1 열 패턴들과 엇갈리게 배치되는 복수의 제2 열 패턴들을 포함하는 제2 메시 형태로 형성되며,상기 제1 전자기 밴드갭 패턴은 상기 전원 전압 패턴과 중첩되고 상기 접지 패턴과 중첩되지 않도록 십자 형태로 형성되고, 상기 제2 전자기 밴드갭 패턴은 상기 접지 패턴과 중첩되고 상기 전원 전압 패턴과 중첩되지 않도록 상기 십자 형태로 형성되는 것을 특징으로 하는 적층 칩 패키지
10 10
제 9 항에 있어서, 상기 제3 TSV와 전기적으로 연결되는 제1 솔더 범프 및 상기 제4 TSV와 전기적으로 연결되는 제2 솔더 범프를 더 포함하며,상기 제3 배선층은 상기 제3 TSV와 상기 제4 TSV를 전기적으로 연결하는 제1 배선을 더 포함하는 것을 특징으로 하는 적층 칩 패키지
11 11
제 10 항에 있어서, 상기 제2 배선층은,상기 전원 전압 패턴과 상기 제3 솔더 범프를 전기적으로 연결하는 제1 수직 배선; 및상기 제2 전자기 밴드갭 패턴과 상기 제4 솔더 범프를 전기적으로 연결하는 제2 수직 배선을 더 포함하는 것을 특징으로 하는 적층 칩 패키지
12 12
제 9 항에 있어서, 상기 전원 전압 패턴 및 상기 제1 전자기 밴드갭 패턴에 기초하여 제1 커패시턴스(capacitance) 성분이 형성되고, 상기 제1 TSV 및 상기 제2 TSV에 기초하여 제1 인덕턴스(inductance) 성분이 형성되고, 상기 접지 패턴 및 상기 제2 전자기 밴드갭 패턴에 기초하여 제2 커패시턴스 성분이 형성되고, 상기 제3 TSV 및 상기 제4 TSV에 기초하여 제2 인덕턴스 성분이 형성되며,상기 제1 및 제2 커패시턴스 성분들과 상기 제1 및 제2 인덕턴스 성분들에 기초하여 상기 적층 칩 패키지에 전달되는 노이즈 중 차단 주파수 대역에 상응하는 노이즈의 전달이 차단되는 것을 특징으로 하는 적층 칩 패키지
13 13
제 9 항에 있어서, 상기 전원 전압 패턴과 상기 제1 전자기 밴드갭 패턴 사이의 거리는 상기 접지 패턴과 상기 제2 전자기 밴드갭 패턴 사이의 거리와 서로 다른 것을 특징으로 하는 적층 칩 패키지
14 14
복수의 전자기 밴드갭 패턴들을 구비하는 적층 칩 패키지의 제조 방법에 있어서,제1 반도체 다이의 전면 상에 제1 배선층을 형성하여 제1 반도체 칩을 제공하는 단계;제2 반도체 다이를 관통하는 제1 및 제2 관통 실리콘 비아(Through Silicon Via; TSV)들을 형성하는 단계; 및제1 레이어 내에 배치되는 접지 패턴, 제2 레이어 내에 배치되는 전원 전압 패턴 및 상기 제1 레이어와 상기 제2 레이어 사이의 제3 레이어 내에 배치되는 제1 및 제2 전자기 밴드갭 패턴들을 포함하는 제2 배선층을 상기 제2 반도체 다이의 전면 상에 형성하여 제2 반도체 칩을 제공하는 단계;제3 반도체 다이를 관통하는 제3 및 제4 TSV들을 형성하는 단계;상기 제3 반도체 다이의 전면 상에 제3 배선층을 형성하여 제3 반도체 칩을 제공하는 단계; 및상기 제1 반도체 칩 상에 상기 제2 반도체 칩 및 상기 제3 반도체 칩을 적층하는 단계를 포함하고,상기 접지 패턴은 상기 제1 TSV와 전기적으로 연결되고 상기 제1 TSV는 상기 제2 TSV와 전기적으로 연결되며 상기 제2 TSV는 상기 제1 전자기 밴드갭 패턴과 전기적으로 연결되어 상기 제1 전자기 밴드갭 패턴에 접지 전압이 공급되고, 상기 전원 전압 패턴은 상기 제3 TSV와 전기적으로 연결되고 상기 제3 TSV는 상기 제4 TSV와 전기적으로 연결되며 상기 제4 TSV는 상기 제2 전자기 밴드갭 패턴과 전기적으로 연결되어 상기 제2 전자기 밴드갭 패턴에 전원 전압이 공급되는 적층 칩 패키지의 제조 방법
15 15
베이스 기판; 및상기 베이스 기판 상에 장착되고 전자기 밴드갭 패턴을 구비하는 적층 칩 패키지를 포함하고,상기 적층 칩 패키지는, 제1 반도체 다이 및 상기 제1 반도체 다이의 전면 상에 형성되는 제1 배선층을 구비하는 제1 반도체 칩; 및 제2 반도체 다이, 상기 제2 반도체 다이를 관통하는 제1 및 제2 관통 실리콘 비아(Through Silicon Via; TSV)들, 및 상기 제2 반도체 다이의 전면 상에 형성되는 제2 배선층을 구비하고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 포함하고, 상기 제2 배선층은 제1 레이어 내에 배치되는 접지 패턴, 제2 레이어 내에 배치되는 전원 전압 패턴 및 상기 제1 레이어와 상기 제2 레이어 사이의 제3 레이어 내에 배치되는 상기 전자기 밴드갭 패턴을 포함하며, 상기 접지 패턴은 상기 제1 TSV와 전기적으로 연결되고 상기 제1 TSV는 상기 제2 TSV와 전기적으로 연결되며 상기 제2 TSV는 상기 전자기 밴드갭 패턴과 전기적으로 연결되어 상기 전자기 밴드갭 패턴에 접지 전압이 공급되는 반도체 모듈
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