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플립칩 본딩을 통한 3차원 적층 패키지 및 그 제조방법

  • 기술번호 : KST2014046850
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 따른 3차원 적층 패키지는 적층의 단위체로, 반도체 칩; 및 반도체 칩이 실장되고, 상기 반도체 칩이 실장되는 실장면에 전도성 패턴이 형성되며, 상기 전도성 패턴과 연결되어 상기 실장면과 상기 실장면의 대향면을 관통하는 비아(via)가 형성된 유연성 기판;을 포함하며, 유연성 기판의 상부에 실장된 반도체 칩이 위치하도록 하여 다수개의 상기 단위체가 3차원으로 수직 적층되어 적층체를 이루며, 상기 적층체의 최하부에 위치한 단위체를 기준으로 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판의 비아; n-1(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n-1번째 유연성 기판의 전도성 패턴; 및 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴 사이에 구비되어 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해, 상기 n번째 위치한 단위체의 반도체 칩과 상기 n-1번째 위치한 단위체의 반도체 칩이 전기적으로 연결되는 특징이 있다.
Int. CL H01L 23/48 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020100077623 (2010.08.12)
출원인 한국과학기술원
등록번호/일자 10-1145664-0000 (2012.05.07)
공개번호/일자 10-2012-0015486 (2012.02.22) 문서열기
공고번호/일자 (20120524) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.08.12)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 채장수 대한민국 대전광역시 유성구
2 박미영 대한민국 대전광역시 유성구
3 조희근 대한민국 경기도 이천시 이섭대천로****번길
4 유광선 대한민국 대전광역시 서구

대리인

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번호 이름 국적 주소
1 김종관 대한민국 대전광역시 서구 한밭대로 ***번지 (둔산동, 사학연금회관) **층(특허법인 플러스)
2 박창희 대한민국 대전광역시 서구 한밭대로 ***번지 (둔산동, 사학연금회관) **층(특허법인 플러스)
3 권오식 대한민국 대전광역시 서구 한밭대로 ***번지 (둔산동, 사학연금회관) **층(특허법인 플러스)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.08.12 수리 (Accepted) 1-1-2010-0518045-31
2 선행기술조사의뢰서
Request for Prior Art Search		 2011.07.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2011.08.12 수리 (Accepted) 9-1-2011-0066481-98
4 의견제출통지서
Notification of reason for refusal		 2011.09.30 발송처리완료 (Completion of Transmission) 9-5-2011-0564026-78
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.11.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0946584-35
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.11.29 수리 (Accepted) 1-1-2011-0946577-15
7 등록결정서
Decision to grant		 2012.04.27 발송처리완료 (Completion of Transmission) 9-5-2012-0248760-73
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
적층의 단위체로, 반도체 칩; 두께 방향으로 관통하는 동공(cavity)이 형성된 리지드 판(rigid plate); 및 상기 리지드 판이 부착되며, 상기 리지드 판의 동공에 상기 반도체 칩이 위치하여 반도체 칩이 실장되고, 상기 반도체 칩이 실장되는 실장면에 전도성 패턴이 형성되며, 상기 전도성 패턴과 연결되어 상기 실장면과 상기 실장면의 대향면을 관통하는 비아(via)가 형성된 유연성 기판;을 포함하며, 상기 유연성 기판에 부착된 상기 리지드 판의 동공에 상기 반도체 칩이 위치하여 유연성 기판의 상부에 실장되도록 하여, 다수개의 상기 단위체가 3차원으로 수직 적층되어 적층체를 이루며,상기 적층체의 최하부에 위치한 단위체를 기준으로 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판의 비아; n-1(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n-1번째 유연성 기판의 전도성 패턴; 및 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴 사이에 구비되어 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해,상기 n번째 위치한 단위체의 반도체 칩과 상기 n-1번째 위치한 단위체의 반도체 칩이 전기적으로 연결된 3차원 적층 패키지
2 2
적층의 단위체로, 둘 이상의 반도체 칩; 두께 방향으로 관통하는 동공(cavity)이 형성된 리지드 판(rigid plate); 및 상기 리지드 판이 부착되며, 상기 리지드 판의 동공에 상기 반도체 칩이 위치하여 두 대향면 각각에 실장되고, 상기 반도체 칩이 실장되는 두 대향면 각각에 전도성 패턴이 형성되며, 상기 두 대향면 각각에 형성된 전도성 패턴이 상기 두 대향면을 관통하는 비아(via)에 의해 전기적으로 연결된 유연성 기판;을 포함하며, 다수개의 상기 단위체가 3차원으로 수직 적층되어 적층체를 이루며, 상기 적층체의 최하부에 위치한 단위체를 기준으로 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판에 형성된 전도성 패턴과 n-1(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n-1번째 유연성 기판에 형성된 전도성 패턴 중, 상기 수직 적층에 의해 서로 마주하는 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해,상기 n번째 위치한 단위체의 둘 이상의 반도체 칩과 상기 n-1번째 위치한 단위체의 둘 이상의 반도체 칩이 전기적으로 연결된 3차원 적층 패키지
3 3
제 1항 또는 제 2항에 있어서,상기 접속부재는 유연 또는 무연 솔더; 이방 전도성 접착제; 또는 전도성 접착제인 것을 특징으로 하는 3차원 적층 패키지
4 4
삭제
5 5
제 1항 또는 제 2항에 있어서,상기 리지드 판(rigid plate)은 상기 반도체 칩의 두께를 기준으로 1
6 6
제 1항 또는 제 2항에 있어서,상기 반도체 칩은 플립칩 본딩(flip chip bonding)으로 상기 유연성 기판에 실장된 것을 특징으로 하는 3차원 적층 패키지
7 7
제 1항 또는 제 2항에 있어서,상기 3차원 적층 패키지는 몰딩 수지에 의해 패키지 내부 빈 공간이 채워지며 상기 적층체의 최상부면 및 측면을 포함한 패키지의 표면이 감싸인 것을 특징으로 하는 3차원 적층 패키지
8 8
제 1항 또는 제 2항에 있어서,상기 적층체의 최하부에 위치한 단위체를 기준으로 m(m≥1인 자연수)번째 위치한 단위체와 m+1번째 위치한 단위체 사이에 비전도성 접착제 층이 구비되는 것을 특징으로 하는 3차원 적층 패키지
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 교육과학기술부 한국과학기술원 우주핵심기술개발사업 3차원 적층형 대용량 메모리 모듈 개발