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3차원 적층 집적 회로
- 기술번호 : KST2015114741
- 담당센터 : 대전기술혁신센터
- 전화번호 : 042-610-2279
| 요약 | 3차원 적층 집적 회로는 베이스 기판 및 상기 베이스 기판에 복수의 관통 실리콘 비아들을 통해 통전가능하게 적층되는 복수의 반도체 칩들을 포함한다. 상기 관통 실리콘 비아들은 상기 복수의 반도체 칩들 각각의 가장자리 부분에 형성된다. |
|---|---|
| Int. CL | H01L 23/48 (2006.01) H01L 23/12 (2006.01) |
| CPC | |
| 출원번호/일자 | 1020110137887 (2011.12.20) |
| 출원인 | 한국과학기술원 |
| 등록번호/일자 | |
| 공개번호/일자 | 10-2013-0070728 (2013.06.28) 문서열기 |
| 공고번호/일자 | |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 거절 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2011.12.20) |
| 심사청구항수 | 11 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국과학기술원 | 대한민국 | 대전광역시 유성구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 김정호 | 대한민국 | 대전 유성구 |
| 2 | 송은석 | 대한민국 | 대전광역시 유성구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박영우 | 대한민국 | 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 최종권리자 정보가 없습니다 | |||
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2011.12.20 | 수리 (Accepted) | 1-1-2011-1011309-56 |
| 2 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2011.12.22 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2011-1021990-08 |
| 3 | [출원서등 보정]보정서 [Amendment to Patent Application, etc.] Amendment |
2011.12.22 | 수리 (Accepted) | 1-1-2011-1022008-76 |
| 4 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 5 | 선행기술조사의뢰서 Request for Prior Art Search |
2013.03.13 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 6 | 선행기술조사보고서 Report of Prior Art Search |
2013.04.08 | 수리 (Accepted) | 9-1-2013-0024454-61 |
| 7 | 의견제출통지서 Notification of reason for refusal |
2013.05.01 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0304223-15 |
| 8 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2013.06.12 | 수리 (Accepted) | 1-1-2013-0519182-60 |
| 9 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2013.06.12 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2013-0519181-14 |
| 10 | 거절결정서 Decision to Refuse a Patent |
2013.11.27 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0822858-92 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 15 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 16 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 베이스 기판; 및상기 베이스 기판에 복수의 관통 실리콘 비아들을 통해 통전가능하게 적층되는 복수의 반도체 칩들을 포함하고, 상기 관통 실리콘 비아들은 상기 복수의 반도체 칩들 각각의 가장자리 부분에 형성되는 3차원 적층 집적 회로 |
| 2 |
2 제1항에 있어서, 상기 관통 실리콘 비아들은 상기 베이스 기판의 상면에 형성되는 전도성 패턴에 전기적으로 연결되는 것을 특징으로 하는 3차원 적층 집적 회로 |
| 3 |
3 제2항에 있어서, 상기 전도성 패턴은 접지용 전도성 패턴인 것을 특징으로 하는 3차원 적층 집적 회로 |
| 4 |
4 제2항에 있어서, 상기 전도성 패턴은 전원용 전도성 패턴인 것을 특징으로 하는 3차원 적층 집적 회로 |
| 5 |
5 제1항에 있어서, 상기 관통 실리콘 비아들은 상기 반도체 칩들 중 최상단에 적층된 반도체 칩의 상면에 형성되는 전도성 패턴에 연결되는 것을 특징으로 하는 3차원 적층 집적 회로 |
| 6 |
6 제5항에 있어서, 상기 전도성 패턴은 접지용 전도성 패턴인 것을 특징으로 하는 3차원 적층 집적 회로 |
| 7 |
7 제5항에 있어서, 상기 전도성 패턴은 전원용 전도성 패턴인 것을 특징으로 하는 3차원 적층 집적 회로 |
| 8 |
8 제1항에 있어서, 상기 복수의 반도체 칩들은상기 베이스 기판위에 부착되는 응용 프로세서 칩; 상기 응용 프로세서 칩과 전기적으로 연결되며 부착되는 로직 칩; 및 상기 로직 칩 상에 수직방향으로 적층되는 복수의 메모리 칩들을 포함하는 것을 특징으로 하는 3차원 적층 집적 회로 |
| 9 |
9 제8항에 있어서, 상기 응용 프로세서 칩의 크기는 상기 로직 칩 및 상기 메모리 칩들의 크기보다 큰 것을 특징으로 하는 3차원 적층 집적 회로 |
| 10 |
10 제9항에 있어서, 상기 로직 칩의 관통 실리콘 비아와 상기 응용 프로세서의 관통 실리콘 비아는 재배선층으로 전기적으로 연결되는 것을 특징으로 하는 3차원 적층 집적 회로 |
| 11 |
11 제9항에 있어서, 상기 로직 칩 및 상기 메모리 칩들의 관통 실리콘 비아들은 균일한 간격으로 배치되는 것을 특징으로 하는 3차원 적층 집적 회로 |
| 12 |
12 제9항에 있어서, 상기 로직 칩 및 상기 메모리 칩들의 관통 실리콘 비아들의 적어도 일부는 제1의 균일한 간격으로 형성되고, 적어도 다른 일부는 상기 제1의 균일한 간격과는 다른 제2의 균일한 간격으로 배치되는 것을 특징으로 하는 3차원 적층 집적 회로 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 지식경제부 | 한국과학기술원 | 산업원천기술개발사업 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 2 | 지식경제부 | ㈜동부하이텍 | 산업융합원천기술개발사업 | 시스템 반도체를 위한 3D Integration 요소 공정 기술 개발 |
| 등록사항 정보가 없습니다 |
|---|
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- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2011.12.20 | 수리 (Accepted) | 1-1-2011-1011309-56 |
| 2 | [명세서등 보정]보정서 | 2011.12.22 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2011-1021990-08 |
| 3 | [출원서등 보정]보정서 | 2011.12.22 | 수리 (Accepted) | 1-1-2011-1022008-76 |
| 4 | 출원인정보변경(경정)신고서 | 2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 5 | 선행기술조사의뢰서 | 2013.03.13 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 6 | 선행기술조사보고서 | 2013.04.08 | 수리 (Accepted) | 9-1-2013-0024454-61 |
| 7 | 의견제출통지서 | 2013.05.01 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0304223-15 |
| 8 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2013.06.12 | 수리 (Accepted) | 1-1-2013-0519182-60 |
| 9 | [명세서등 보정]보정서 | 2013.06.12 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2013-0519181-14 |
| 10 | 거절결정서 | 2013.11.27 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0822858-92 |
| 11 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 12 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 13 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 14 | 출원인정보변경(경정)신고서 | 2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 15 | 출원인정보변경(경정)신고서 | 2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 16 | 출원인정보변경(경정)신고서 | 2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1415115198 |
|---|---|
| 세부과제번호 | C1080-1101-0001 |
| 연구과제명 | KAIST-ICU 통합지원(ICC 교육여건 개선) |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 정보통신산업진흥원 |
| 연구주관기관명 | 한국과학기술원 |
| 성과제출연도 | 2011 |
| 연구기간 | 200903~201112 |
| 기여율 | 0.33333334 |
| 연구개발단계명 | 기타 |
| 6T분류명 | 기타 |
| 과제고유번호 | 1415115586 |
|---|---|
| 세부과제번호 | KI002134 |
| 연구과제명 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 한국과학기술원 |
| 성과제출연도 | 2011 |
| 연구기간 | 200903~201302 |
| 기여율 | 0.33333334 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415116144 |
|---|---|
| 세부과제번호 | 10039232 |
| 연구과제명 | 시스템 반도체를 위한 3D Integration 요소 공정 기술 개발 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 동부하이텍 |
| 성과제출연도 | 2011 |
| 연구기간 | 201105~201402 |
| 기여율 | 0.33333334 |
| 연구개발단계명 | 개발연구 |
| 6T분류명 | IT(정보기술) |
특허성과
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|---|---|---|
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