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관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법

  • 기술번호 : KST2015115511
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 인터포저는 반도체 기판, 반도체 기판의 전면 및 후면에 형성되는 제1 및 제2 절연층, TSV들, 금속 배선들 및 후면 금속 패턴을 포함한다. TSV들은 반도체 기판 및 절연층들을 관통하여 형성된다. 금속 배선들은 제1 절연층의 전면에 형성되고, 신호 전달 라인 및 접지 라인들을 구비한다. 후면 금속 패턴은 제2 절연층의 후면에 형성되고, 제1 방향으로 연장된 접합 패턴 및 접합 패턴으로부터 제1 방향에 직교하는 제2 방향으로 연장된 핑거 패턴들을 구비한다. 제1 핑거 패턴은 제1 TSV를 통하여 신호 전달 라인과 전기적으로 연결되고 제2 핑거 패턴들은 제2 TSV들을 통하여 접지 라인들과 전기적으로 연결되어 수동 이퀄라이저가 구현된다.
Int. CL H01L 23/48 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020120006088 (2012.01.19)
출원인 한국과학기술원
등록번호/일자 10-1278442-0000 (2013.06.19)
공개번호/일자
공고번호/일자 (20130701) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.01.19)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김정호 대한민국 대전 유성구
2 이만호 대한민국 대전 유성구
3 김희곤 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.01.19 수리 (Accepted) 1-1-2012-0050465-29
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
3 선행기술조사의뢰서
Request for Prior Art Search		 2013.05.03 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2013.06.05 수리 (Accepted) 9-1-2013-0042445-72
5 등록결정서
Decision to grant		 2013.06.13 발송처리완료 (Completion of Transmission) 9-5-2013-0405670-91
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
수동 이퀄라이저를 구비하는 인터포저로서,반도체 기판;상기 반도체 기판의 전면 상에 형성되는 제1 절연층;상기 반도체 기판의 후면 상에 형성되는 제2 절연층;상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하여 형성되는 복수의 관통 실리콘 비아(through silicon via; TSV)들;상기 제1 절연층의 전면 상에 형성되고, 서로 이격하도록 배열되며, 신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들; 및상기 제2 절연층의 후면 상에 형성되고, 제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 포함하며,상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함하며, 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현되는 인터포저
2 2
제 1 항에 있어서,상기 접합 패턴 및 상기 복수의 핑거 패턴들의 폭은 상기 복수의 금속 배선들의 폭보다 좁은 것을 특징으로 하는 인터포저
3 3
제 1 항에 있어서,상기 복수의 금속 배선들은 다층 구조를 가지도록 형성되고, 상기 후면 금속 패턴에 포함되는 상기 접합 패턴 및 상기 복수의 핑거 패턴들은 단층 구조를 가지도록 형성되는 것을 특징으로 하는 인터포저
4 4
제 3 항에 있어서, 상기 복수의 접지 라인들은 제1 접지 라인들 및 제2 접지 라인들을 포함하며,상기 신호 전달 라인 및 상기 제1 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 레이어 내에 배열되고, 상기 제2 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제1 레이어 상에 배치되는 제2 레이어 내에 배열되는 것을 특징으로 하는 인터포저
5 5
제 4 항에 있어서, 상기 복수의 접지 라인들은 제3 접지 라인들을 더 포함하며, 상기 제3 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제2 레이어 상에 배치되는 상기 제3 레이어 내에 배열되는 것을 특징으로 하는 인터포저
6 6
제 1 항에 있어서,상기 복수의 TSV들 및 상기 반도체 기판 사이에 형성되는 복수의 절연막들을 더 포함하는 것을 특징으로 하는 인터포저
7 7
수동 이퀄라이저를 구비하는 인터포저의 제조 방법에 있어서,반도체 기판의 전면 상에 제1 절연층을 형성하는 단계;상기 반도체 기판의 후면 상에 제2 절연층을 형성하는 단계;상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 관통 실리콘 비아(through silicon via; TSV)들을 형성하는 단계;신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들을 서로 이격하도록 배열하여 상기 제1 절연층의 전면 상에 형성하는 단계; 및제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 상기 제2 절연층의 후면 상에 형성하는 단계를 포함하며,상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함하며, 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현되는 인터포저의 제조 방법
8 8
복수의 제1 소자들을 구비하는 제1 반도체 칩;복수의 제2 소자들을 구비하고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩; 및상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되어 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하고, 수동 이퀄라이저를 구비하는 인터포저를 포함하고, 상기 인터포저는, 반도체 기판; 상기 반도체 기판의 전면 상에 형성되는 제1 절연층; 상기 반도체 기판의 후면 상에 형성되는 제2 절연층; 상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하여 형성되는 복수의 관통 실리콘 비아(through silicon via; TSV)들; 상기 제1 절연층의 전면 상에 형성되고, 서로 이격하도록 배열되며, 신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들; 및 상기 제2 절연층의 후면 상에 형성되고, 제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 포함하며, 상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함하며, 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현되는 적층 칩 패키지
9 9
제 8 항에 있어서,상기 접합 패턴 및 상기 복수의 핑거 패턴들의 폭은 상기 복수의 금속 배선들의 폭보다 좁은 것을 특징으로 하는 적층 칩 패키지
10 10
제 8 항에 있어서,상기 복수의 금속 배선들은 다층 구조를 가지도록 형성되고, 상기 후면 금속 패턴에 포함되는 상기 접합 패턴 및 상기 복수의 핑거 패턴들은 단층 구조를 가지도록 형성되는 것을 특징으로 하는 적층 칩 패키지
11 11
제 10 항에 있어서, 상기 복수의 접지 라인들은 제1 접지 라인들 및 제2 접지 라인들을 포함하며,상기 신호 전달 라인 및 상기 제1 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 제1 레이어 내에 배열되고, 상기 제2 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제1 레이어 상에 배치되는 제2 레이어 내에 배열되는 것을 특징으로 하는 적층 칩 패키지
12 12
제 11 항에 있어서, 상기 복수의 접지 라인들은 제3 접지 라인들을 더 포함하며, 상기 제3 접지 라인들은 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격되도록 상기 제2 레이어 상에 배치되는 상기 제3 레이어 내에 배열되는 것을 특징으로 하는 적층 칩 패키지
13 13
제 8 항에 있어서,상기 복수의 TSV들 및 상기 반도체 기판 사이에 형성되는 복수의 절연막들을 더 포함하는 것을 특징으로 하는 적층 칩 패키지
14 14
복수의 제1 소자들을 구비하는 제1 반도체 칩을 제공하는 단계;복수의 제2 소자들을 구비하는 제2 반도체 칩을 제공하는 단계;상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하고, 수동 이퀄라이저를 구비하는 인터포저를 제공하는 단계; 및상기 인터포저가 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되도록 상기 제1 반도체 칩, 상기 인터포저 및 상기 제2 반도체 칩을 적층하는 단계를 포함하고,상기 인터포저를 제공하는 단계는, 반도체 기판의 전면 상에 제1 절연층을 형성하는 단계; 상기 반도체 기판의 후면 상에 제2 절연층을 형성하는 단계; 상기 반도체 기판, 상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 관통 실리콘 비아(through silicon via; TSV)들을 형성하는 단계; 신호 전달 라인 및 복수의 접지 라인들을 구비하는 복수의 금속 배선들을 서로 이격하도록 배열하여 상기 제1 절연층의 전면 상에 형성하는 단계; 및 제1 방향으로 연장된 접합 패턴 및 상기 접합 패턴으로부터 상기 제1 방향에 직교하는 제2 방향으로 연장된 복수의 핑거 패턴들을 구비하는 후면 금속 패턴을 상기 제2 절연층의 후면 상에 형성하는 단계를 포함하며, 상기 복수의 TSV들은 제1 TSV 및 복수의 제2 TSV들을 포함하고 상기 복수의 핑거 패턴들은 제1 핑거 패턴 및 복수의 제2 핑거 패턴들을 포함하며, 상기 제1 핑거 패턴은 상기 제1 TSV를 통하여 상기 신호 전달 라인과 전기적으로 연결되고 상기 복수의 제2 핑거 패턴들은 각각 상기 복수의 제2 TSV들 중 하나를 통하여 상기 복수의 접지 라인들 중 하나와 전기적으로 연결되어 상기 수동 이퀄라이저가 구현되는 적층 칩 패키지의 제조 방법
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1 교육과학기술부 한국과학기술원 기초연구사업 자기장 공진기반 무선에너지 전송 기술
2 교육과학기술부 한국과학기술원 기초연구사업 자동차 전력시스템 통합