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반도체칩의 삼차원 적층 방법

  • 기술번호 : KST2015115275
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은, TSV(Through Silicon Via)를 이용한 칩 적층 방법에 있어서,TSV 및 범프가 형성된 제1 웨이퍼의 상단에 에폭시 수지의 폴리머 접합물질을 도포시키는 단계, 상기 제1 웨이퍼를 칩 단위로 절단하는 단계, 및 상기 칩을 전극이 구비된 제2 웨이퍼 상단에 일방향으로 반복 적층하는 단계를, 포함하는, 반도체칩의 삼차원 적층 방법을 제공한다.
Int. CL H01L 23/48 (2006.01) H01L 23/12 (2006.01)
CPC H01L 23/12(2013.01) H01L 23/12(2013.01) H01L 23/12(2013.01)
출원번호/일자 1020110053715 (2011.06.03)
출원인 한국과학기술원
등록번호/일자
공개번호/일자 10-2012-0134645 (2012.12.12) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 발송
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.04.25)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 백경욱 대한민국 대전광역시 유성구
2 최용원 대한민국 대전광역시 유성구
3 신지원 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 나동규 대한민국 대전광역시 서구 문예로 **, *층 ***호(둔산동, 오성빌딩)(특허법인오암)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2011.06.03 수리 (Accepted) 1-1-2011-0418903-12
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
6 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2016.04.25 수리 (Accepted) 1-1-2016-0393241-58
7 선행기술조사의뢰서
Request for Prior Art Search		 2016.07.11 수리 (Accepted) 9-1-9999-9999999-89
8 선행기술조사보고서
Report of Prior Art Search		 2016.10.18 수리 (Accepted) 9-1-2016-0044419-45
9 의견제출통지서
Notification of reason for refusal		 2017.01.30 발송처리완료 (Completion of Transmission) 9-5-2017-0073075-39
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.03.28 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0303030-23
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.03.28 수리 (Accepted) 1-1-2017-0303029-87
12 등록결정서
Decision to grant		 2017.05.30 발송처리완료 (Completion of Transmission) 9-5-2017-0377703-56
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
TSV(Through Silicon Via)를 이용한 칩 적층 방법에 있어서,TSV, 범프, 및 솔더가 형성된 제1 웨이퍼의 상단에 에폭시 수지의 폴리머 접합물질을 도포시키는 단계;상기 제1 웨이퍼를 칩 단위로 절단하는 단계; 및상기 칩을 전극이 구비된 제2 웨이퍼 상단에 일방향으로 반복 적층하는 단계;를 포함하며,상기 솔더는, 상기 TSV의 재질과 동종인 경우 상기 TSV를 외부로 돌출되도록 연장형성시키고, 상기 TSV의 재질과 이종인 경우 상기 TSV의 노출 부위에 외부로 돌출되도록 전도성 금속물질을 융착시켜 형성하며,상기 적층하는 단계는,상기 제2 웨이퍼의 전극에 상기 칩의 범프 및 솔더를 정렬되도록 대향시키는 단계;상기 제2 웨이퍼 및 상기 칩으로, 제1 온도와 압력을 가하여 상기 솔더를 녹여 상기 전극과 범프를 융착시키되, 상기 제1온도 및 압력이 가하여질 때 상기 폴리머 접합물질의 점도를 낮아져, 상기 전극, 범프 및 솔더가 점차 가까워지면서 그 사이의 상기 폴리머 접합물질이 주변으로 유동되어 흘러나오고 상기 솔더는 가열되어 상기 전극 및 범프를 융착시키는 단계; 및상기 전극 및 범프를 융착시킨 후, 제2 온도와 압력을 가하여 상기 폴리머 접합물질을 경화시키는 단계;를 포함하는, 반도체칩의 삼차원 적층 방법
2 2
청구항 1에 있어서,상기 도포시키는 단계는,열경화성수지, 열가소성수지, 및 경화제를 포함하는 상기 폴리머 접합물질을 반고체 겔 형태로 제조하는 단계; 및상기 반고체 겔 형태의 폴리머 접합물질을 상기 제1 웨이퍼의 상단에 펼쳐 바르는 단계;를 포함하는, 반도체칩의 삼차원 적층 방법
3 3
청구항 1에 있어서,상기 도포시키는 단계는,열경화성수지, 열가소성수지, 및 경화제를 포함하는 상기 폴리머 접합물질을 반고체 필름 형태로 제조하는 단계; 및상기 반고체 필름 형태의 폴리머 접합물질을 상기 제1 웨이퍼의 상단에 씌우는 단계;를 포함하는, 반도체칩의 삼차원 적층 방법
4 4
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