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내부결선을 통한 반도체 적층 패키지

  • 기술번호 : KST2015115308
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 적층 패키지에 관한 것으로, 더욱 상세하게는 전도성 패턴이 형성된 유연성 기판 및 상기 기판의 일면 또는 양면에 실장된 반도체 칩을 적층 단위체로, 다수개의 단위체가 적층되며, 상기 적층된 단위체들의 전도성 패턴 간을 전기적으로 연결시키는 접속 부재에 의해 상기 단위체들의 반도체 칩 간 전기적 접속이 이루어지는 내부결선을 통한 반도체 적층 패키지에 관한 것이다.본 발명의 내부결선을 통한 반도체 적층 패키지는 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화되며, 적층되는 반도체 칩의 수에 제한이 없다. 또한, 적층되는 단위체간의 전기적 연결을 확고히 하여 오류 발생을 최소화 하고, 연결 부재에 의해 야기되는 응력이 최소화되며, 반도체 칩의 실장 영역이 안정적으로 보호됨과 동시에 패키지 자체의 열화 및 파손이 방지되어 매우 높은 내구성을 갖는 특징이 있다.
Int. CL H01L 23/48 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020110051775 (2011.05.31)
출원인 한국과학기술원
등록번호/일자 10-1188904-0000 (2012.09.28)
공개번호/일자
공고번호/일자 (20121008) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2011.05.31)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 채장수 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 김종관 대한민국 대전광역시 서구 한밭대로 ***번지 (둔산동, 사학연금회관) **층(특허법인 플러스)
2 박창희 대한민국 대전광역시 서구 한밭대로 ***번지 (둔산동, 사학연금회관) **층(특허법인 플러스)
3 권오식 대한민국 대전광역시 서구 한밭대로 ***번지 (둔산동, 사학연금회관) **층(특허법인 플러스)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2011.05.31 수리 (Accepted) 1-1-2011-0406631-73
2 선행기술조사의뢰서
Request for Prior Art Search		 2012.07.13 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2012.08.22 수리 (Accepted) 9-1-2012-0066674-37
4 등록결정서
Decision to grant		 2012.09.19 발송처리완료 (Completion of Transmission) 9-5-2012-0552885-79
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 칩(10)과, 상기 반도체 칩(10)이 실장되고 상기 반도체 칩이 실장되는 면에 전도성 패턴(21)이 형성되는 유연성 기판(20)으로 구성되는 다수 개의 단위체(100)가 3차원으로 수직 적층되는 반도체 적층 패키지(P)에 있어서,상기 패키지(P)는,상기 전도성 패턴(21)의 끝단이 상기 유연성 기판(20)의 측단까지 형성되고,각각의 전도성 패턴(21)의 끝단을 전기적으로 연결하는 접속부재(30)를 포함하여,상기 각각의 단위체(100)가 전기적으로 연결되는 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지
2 2
제 1항에 있어서,상기 접속부재(30)는,전도성 와이어인 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지
3 3
반도체 칩(10)과, 상기 반도체 칩(10)이 실장되고 상기 반도체 칩이 실장되는 면에 전도성 패턴(21)이 형성되는 유연성 기판(20)으로 구성되는 다수 개의 단위체(100)가 3차원으로 수직 적층되는 반도체 적층 패키지(P)에 있어서,상기 패키지(P)는,상기 전도성 패턴(21)의 끝단에 형성되며, 상기 유연성 기판(20)을 관통하는 비아홀(50);상기 유연성 기판(20)에 형성되되, 중심에 상기 비아홀(50)이 위치하도록 상방 또는 하방으로 돌출 형성되는 결합면(20a); 을 포함하며,상기 결합면(20a)은 각각의 비아홀(50)이 연통되도록 이웃하는 유연성 기판(20'')에 맞닿고, 상기 비아홀(50)에는 접속부재(60)가 채워져 상기 각각의 단위체(100)가 전기적으로 연결되는 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지
4 4
제 3항에 있어서,상기 접속부재(60)는,전도성 재질인 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지
5 5
제 1항 또는 제 3항에 있어서,상기 단위체(100)와 이웃하는 단위체(100'') 사이에는 비전도성 접착제 층(200)이 구비되는 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지
6 6
제 1항 또는 제 3항에 있어서,상기 패키지(P)는,상기 적층된 단위체(100)가 수용되는 케이스(300)가 구비되며, 상기 케이스(300)의 내부는 몰딩 수지(400)로 충진되는 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 교육과학기술부 한국과학기술원 우주핵심기술개발사업 3차원 적층형 대용량 메모리 모듈 개발