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베이스 기재 상에 배치된 제1 전극;상기 제1 전극의 상부에서 상기 제1 전극과 마주하도록 배치된 제2 전극;상기 제1 전극의 일부분이 노출되도록 상기 제1 전극 상에 배치된 제1 절연층;상기 제1 전극과 상기 제2 전극 사이에 게재되도록 상기 제1 절연층 상에 배치된 플로팅 게이트;상기 플로팅 게이트를 밀봉하면서 상기 제1 전극의 노출된 일부분과 인접한 제1 절연층의 일부분이 노출되도록 상기 제1 절연층 상부에 배치된 제2 절연층; 및일단부는 노출된 제1 전극과 접촉하고 상기 일단부의 타단부는 상기 제2 전극과 접촉하되, 상기 제2 전극에서부터 상기 제1 절연층까지 연장된 제1 반도체 영역 및 상기 제1 반도체 영역에서부터 상기 제1 절연층의 노출된 표면을 커버하면서 상기 제1 전극까지 연장된 제2 반도체 영역을 포함하는 반도체 패턴을 포함하는,메모리 소자
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제1항에 있어서,상기 제2 절연층은, 전압 인가 시 상기 제2 전극과 상기 플로팅 게이트 사이의 전하 터널링이 방지되도록 상기 제1 절연층보다 두껍게 형성되는 것을 특징으로 하는,메모리 소자
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제1항에 있어서,쓰기 모드에서, 상기 제1 전극에 음의 전압이 인가되고 상기 제2 전극에 양의 전압이 인가되어 전자가 축적된 플로팅 게이트에 의해 상기 제1 반도체 영역이 음의 전계 효과에 의해 제1 저항을 갖고,읽기 모드에서, 상기 반도체 패턴이 오프 상태가 되는 것을 특징으로 하는,메모리 소자
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4
제3항에 있어서,소거 모드에서, 상기 제1 전극에 양의 전압이 인가되고 상기 제2 전극에 음의 전압이 인가되어 정공이 축적된 플로팅 게이트에 의해 상기 제1 반도체 영역은 양의 전계 효과에 의해 상기 제1 저항보다 낮은 제2 저항을 갖고,읽기 모드에서, 상기 제1 전극에 양의 전압이 인가되고 상기 제2 전극이 그라운드 되는 경우, 상기 제2 반도체 영역이 양의 전계 효과에 의해 제3 저항을 갖고, 상기 반도체 패턴이 온 상태가 되는 것을 특징으로 하는,메모리 소자
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제4항에 있어서,읽기 모드에서, 상기 제1 전극에 음의 전압이 인가되고 상기 제2 전극이 그라운드 되는 경우, 상기 제2 반도체 영역이 음의 전계 효과에 의해 상기 제3 저항보다 높은 제4 저항을 갖고, 상기 반도체 패턴이 오프 상태가 되는 것을 특징으로 하는,메모리 소자
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제1항에 있어서,상기 반도체 패턴은 이황화 몰리브덴(MoS2), 텅스텐 디셀레나이드(WSe2), 이황화 텅스텐(WS2), 이셀렌화 몰리브덴(MoSe2), 실리콘(Si), 게르마늄(Ge), 산화 아연(ZnO), 인듐-갈륨-아연 산화물(IGZO), 반도체성 탄소나노튜브(semiconducting CNT) 및 블랙 포스포러스(Black phosphorous, BP) 중 선택된 어느 하나로 형성되는 것을 특징으로 하는,메모리 소자
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제1항에 있어서,상기 제1 절연층은, 육방정계 질화붕소(h-BN), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 및 질화규소(Silicon nitride) 중 선택된 어느 하나로 형성되는 것을 특징으로 하는,메모리 소자
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제1항에 있어서,상기 플로팅 게이트는 그래핀으로 형성된 것을 특징으로 하는,메모리 소자
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베이스 기재의 제1 방향으로 연장된 제1 전극 라인 다수개가 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되어 일렬로 배열되고, 상기 제1 전극 라인과 교차하도록 상기 제1 전극 라인들 상부에 상기 제2 방향으로 연장된 제2 전극 라인 다수개가 상기 제1 방향으로 서로 이격되어 일렬로 배열되며, 상기 제1 전극 라인과 상기 제2 전극 라인이 교차하는 교차 영역들 각각에 메모리 소자가 구비되되,상기 메모리 소자는,상기 교차 영역에서 하부에 배치된 제1 전극 라인 영역;상기 교차 영역에서 상부에 배치되어 상기 제1 전극 라인과 마주하는 제2 전극 라인 영역;상기 제1 전극 라인 영역의 일부분이 노출되도록 상기 제1 전극 라인 상에 배치된 제1 절연층;상기 제1 전극 라인 영역과 상기 제2 전극 라인 영역 사이에 게재되도록 상기 제1 절연층 상에 배치된 플로팅 게이트;상기 플로팅 게이트를 밀봉하면서 상기 제1 전극 라인 영역의 노출된 일부분과 인접한 제1 절연층의 일부분이 노출되도록 상기 제1 절연층 상부에 배치된 제2 절연층; 및일단부는 노출된 제1 전극 라인 영역과 접촉하고 상기 일단부의 타단부는 상기 제2 전극 라인 영역과 접촉하되, 상기 제2 전극 라인 영역에서부터 상기 제1 절연층까지 연장된 제1 반도체 영역 및 상기 제1 반도체 영역에서부터 상기 제1 절연층의 노출된 표면을 커버하면서 상기 제1 전극 라인 영역까지 연장된 제2 반도체 영역을 포함하는 반도체 패턴을 포함하는,메모리 장치
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10
베이스 기재의 제1 방향으로 연장되고 상하 방향으로 서로 마주하는 제1 전극 라인들 사이에 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 전극 라인이 개재되어 제1 전극 라인들과 제2 전극 라인들이 상하 방향으로 교호적으로 순차 적층되고, 상하 방향으로 마주하는 1개의 제1 전극 라인과 1개의 제2 전극 라인이 교차하는 교차 영역에 메모리 소자가 구비되되,상기 메모리 소자는,상기 교차 영역에서 하부에 배치된 제1 전극 라인 영역;상기 교차 영역에서 상부에 배치되어 상기 제1 전극 라인과 마주하는 제2 전극 라인 영역;상기 제1 전극 라인 영역의 일부분이 노출되도록 상기 제1 전극 라인 상에 배치된 제1 절연층;상기 제1 전극 영역과 상기 제2 전극 영역 사이에 게재되도록 상기 제1 절연층 상에 배치된 플로팅 게이트;상기 플로팅 게이트를 밀봉하면서 상기 제1 전극 영역의 노출된 일부분과 인접한 제1 절연층의 일부분이 노출되도록 상기 제1 절연층 상부에 배치된 제2 절연층; 및일단부는 노출된 제1 전극 라인 영역과 접촉하고 상기 일단부의 타단부는 상기 제2 전극 라인 영역과 접촉하되, 상기 제2 전극 라인 영역에서부터 상기 제1 절연층까지 연장된 제1 반도체 영역 및 상기 제1 반도체 영역에서부터 상기 제1 절연층의 노출된 표면을 커버하면서 상기 제1 전극 라인 영역까지 연장된 제2 반도체 영역을 포함하는 반도체 패턴을 포함하는,메모리 장치
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제10항에 있어서,상하 방향으로 2개의 서로 마주하는 제1 전극 라인들과 이들 사이에 개재된 1개의 제2 전극 라인에 의해서, 1개의 제2 전극 라인을 공유하여 2개의 메모리 소자가 구비되는 것을 특징으로 하는,메모리 장치
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제10항에 있어서,제1 전극 라인들은 상기 제2 방향으로 일렬로 배열되고 제2 전극 라인들은 상기 제1 방향으로 일렬로 배열되어 메모리 소자들이 3차원 배열된 것을 특징으로 하는,메모리 장치
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