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플래쉬 메모리 소자 및 제조방법

  • 기술번호 : KST2015118572
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 극소(나노) 플래쉬 메모리 소자에 관한 것으로서, 더 상세하게는 플래쉬 메모리 소자의 스케일링 다운 특성을 개선하기 위해 이중-게이트 소자를 구현하여 제반 메모리 특성을 개선한 플래쉬 메모리 소자 및 제조방법에 관한 것이다.본 발명에 따른 플래쉬 메모리 소자는, 실리콘 기판 표면에 형성된 제1산화막과, 상기 제1산화막 위에 폭이 좁고 양쪽 면이 수직인 형태로 형성된 Fin 액티브 영역과, 상기 Fin 액티브 영역의 양옆과 위에 형성된 게이트 터널링 산화막과, 전하를 저장시킬 수 있도록 상기 게이트 터널링 산화막과 제1산화막 표면에 형성된 플로팅 전극과, 상기 플로팅 전극 표면에 형성된 게이트 사이 산화막과, 상기 게이트 사이 산화막 표면에 형성된 컨트롤 전극으로 구성된다.상기 구성에 따른 본 발명은 이중-게이트 플래쉬 메모리 구조에 의해 스케일링 다운 특성과 소자의 프로그램 및 유지 특성을 개선할 수 있다.FinFET, 이중-게이트 소자, 플래쉬 메모리, 높은 집적도, SONOS
Int. CL H01L 21/8247 (2011.01) B82Y 10/00 (2011.01)
CPC
출원번호/일자 1020010054055 (2001.09.04)
출원인 한국과학기술원
등록번호/일자 10-0431489-0000 (2004.05.03)
공개번호/일자 10-2003-0020644 (2003.03.10) 문서열기
공고번호/일자 (20040512) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2001.09.04)
심사청구항수 20

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대전광역시서구
2 신형철 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 이종일 대한민국 서울특별시 영등포구 당산로**길 **(당산동*가) 진양빌딩 *층(대일국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 주식회사 스마티즘 대전광역시 서구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2001.09.04 수리 (Accepted) 1-1-2001-0225674-34
2 대리인사임신고서
Notification of resignation of agent
2002.03.15 수리 (Accepted) 1-1-2002-5066824-29
3 선행기술조사의뢰서
Request for Prior Art Search
2003.05.14 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2003.06.13 수리 (Accepted) 9-1-2003-0023643-70
5 의견제출통지서
Notification of reason for refusal
2003.07.30 발송처리완료 (Completion of Transmission) 9-5-2003-0293255-61
6 명세서 등 보정서
Amendment to Description, etc.
2003.08.01 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2003-0285571-05
7 의견서
Written Opinion
2003.08.01 수리 (Accepted) 1-1-2003-0285568-67
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2004.01.14 수리 (Accepted) 4-1-2004-0001933-29
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2004.03.19 수리 (Accepted) 4-1-2004-0012166-74
10 등록결정서
Decision to grant
2004.03.26 발송처리완료 (Completion of Transmission) 9-5-2004-0114238-21
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
15 출원인정보변경(경정)신고서
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2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
16 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
17 출원인정보변경(경정)신고서
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2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

실리콘 기판 표면에 형성된 제1산화막과,

상기 제1산화막 위에 폭이 좁고 양쪽 면이 수직인 형태로 형성된 Fin 액티브 영역과,

상기 Fin 액티브 영역의 양옆과 위에 형성된 게이트 터널링 산화막과,

전하를 저장시킬 수 있도록 상기 게이트 터널링 산화막과 제1산화막 표면에 형성된 플로팅 전극과,

상기 플로팅 전극 표면에 형성된 게이트 사이 산화막과,

상기 게이트 사이 산화막 표면에 형성된 컨트롤 전극을,

포함하는 플래쉬 메모리 소자

2 2

청구항 1에 있어서, 상기 Fin 액티브 영역의 폭은 1 nm에서 150 nm인 것을 특징으로 하는 플래쉬 메모리 소자

3 3

청구항 1에 있어서, 상기 플로팅 전극을 구현하기 위한 물질의 두께는 3 nm에서 300 nm인 것을 특징으로 하는 플래쉬 메모리 소자

4 4

청구항 1 또는 청구항 3에 있어서, 상기 플로팅 전극의 물질은 n+ 폴리실리콘, p+ 폴리실리콘, 일함수를 바꿀 수 있는 SiGe이나 금속물질 중에서 어느 하나인 것을 특징으로 하는 플래쉬 메모리 소자

5 5

청구항 1에 있어서, 상기 게이트 터널링 산화막의 두께는 2 nm에서 15 nm인 것을 특징으로 하는 플래쉬 메모리 소자

6 6

청구항 1 또는 청구항 5에 있어서, 상기 게이트 터널링 산화막이 Fin 액티브 영역의 양옆과 위에 같은 두께로 형성됨을 특징으로 하는 플래쉬 메모리 소자

7 7

청구항 1에 있어서, 상기 게이트 터널링 산화막의 두께보다 두껍고 500 nm 보다는 작은 제2산화막이 Fin 액티브 영역 위에 형성됨을 특징으로 하는 플래쉬 메모리 소자

8 8

청구항 1에 있어서, 상기 게이트 사이 산화막의 두께는 5 nm에서 40 nm인 것을 특징으로 하는 플래쉬 메모리 소자

9 9

청구항 1에 있어서, 상기 Fin 액티브 영역의 모서리 부분은 둥글게 형성됨을 특징으로 하는 플래쉬 메모리 소자

10 10

청구항 1에 있어서, 상기 플로팅 전극의 물질을 비등방으로 식각하여 Fin 액티브 영역의 양옆에 플로팅 전극이 스페이스 형태로 형성됨을 특징으로 하는 플래쉬 메모리 소자

11 11

실리콘 기판 표면에 형성된 제1산화막과,

상기 제1산화막 위에 폭이 좁고 양쪽 면이 수직인 형태로 형성된 Fin 액티브 영역과,

상기 Fin 액티브 영역의 양옆과 위에 형성된 게이트 터널링 산화막과,

트랩을 이용하여 전하를 저장시킬 수 있도록 상기 게이트 터널링 산화막과 제1산화막 표면에 형성된 질화막과,

상기 질화막 표면에 형성된 제3산화막과,

상기 제3산화막 표면에 형성된 컨트롤 전극을,

포함하는 플래쉬 메모리 소자

12 12

청구항 11에 있어서, 상기 게이트 터널링 산화막의 두께는 0

13 13

실리콘 기판, 제1산화막, 실리콘 필름으로 구성된 SOI 형태 웨이퍼의 실리콘 필름에 제2산화막을 형성하는 제1공정과,

패턴을 형성한 다음 식각하여 Fin 액티브 영역을 형성하는 제2공정과,

Fin 액티브 영역의 양옆과 위에 게이트 터널링 산화막을 형성하는 제3공정과,

상기 게이트 터널링 산화막과 제1,2산화막 표면에 전하를 저장하는 플로팅 전극을 형성하는 제4공정과,

플로팅 전극 표면에 게이트 사이 산화막을 형성하는 제5공정과,

상기 게이트 사이 산화막 표면에 컨트롤 전극을 형성하는 제6공정을,

포함하는 플래쉬 메모리 소자의 제조방법

14 14

청구항 13에 있어서, 상기 제2공정에서 Fin 액티브 영역을 완전 공핍시키거나 부분 공핍시킴을 특징으로 하는 플래쉬 메모리 소자의 제조방법

15 15

청구항 13 또는 청구항 14에 있어서, 상기 Fin 액티브 영역을 900℃ 이상의 온도에서 건식이나 습식으로 산화하여 Fin 액티브 영역의 네 모서리를 둥글게 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법

16 16

청구항 13에 있어서, 상기 제4공정에서 플로팅 전극의 물질을 비등방으로 식각하여 Fin 액티브 영역의 양옆에 스페이스 형태로 스페이서 플로팅 전극을 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법

17 17

청구항 16에 있어서, 상기 게이트 터널링 산화막 양옆의 스페이서 플로팅 전극을 서로 전기적으로 독립시킴을 특징으로 하는 플래쉬 메모리 소자의 제조방법

18 18

청구항 16에 있어서, 상기 스페이서 플로팅 전극의 높이를 높이고 게이트 터널링 산화막의 두께를 두껍게 하여 컨트롤 전극과 스페이서 플로팅 전극 사이의 용량성분을 크게 함을 특징으로 하는 플래쉬 메모리 소자의 제조방법

19 19

실리콘 기판, 제1산화막, 실리콘 필름으로 구성된 SOI 형태 웨이퍼의 실리콘 필름에 제2산화막을 형성하는 제1공정과,

패턴을 형성한 다음 식각하여 Fin 액티브 영역을 형성하는 제2공정과,

Fin 액티브 영역의 양옆과 위에 게이트 터널링 산화막을 형성하는 제3공정과,

상기 게이트 터널링 산화막과 제1,2산화막 표면에 트랩을 이용하여 전하를 저장하는 물질인 질화막을 형성하는 제4공정과,

질화막 표면에 제3산화막을 형성하는 제5공정과,

상기 제3산화막 표면에 컨트롤 전극을 형성하는 제6공정을

20 20

청구항 19에 있어서, 상기 전하를 저장하는 질화막을 비등방 식각에 의해 스페이서 형태로 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법

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순번 패밀리번호 국가코드 국가명 종류
1 US06768158 US 미국 FAMILY
2 US20030042531 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2003042531 US 미국 DOCDBFAMILY
2 US6768158 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.