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메모리 셀 스트링 스택 및 이를 이용한 메모리 어레이

  • 기술번호 : KST2015135457
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 수직으로 적층된 메모리 셀 스트링 스택 및 이를 이용한 메모리 어레이에 관한 것으로, 수평의 제 1 방향으로 복수개의 메모리 셀 소자들이 형성되는 셀 스트링을 절연층을 사이에 두고 수직으로 적층시킬 때, 상하 형성되는 셀 소자 간의 전하 저장노드가 서로 연결되지 않게 함으로써, 상하 셀 소자 간의 전하 이동을 원천 차단할 수 있는 메모리 셀 스트링 스택을 제공하고, 아울러 이를 이용한 메모리 어레이를 제공한다.
Int. CL H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01)
CPC H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01)
출원번호/일자 1020100099171 (2010.10.12)
출원인 서울대학교산학협력단
등록번호/일자 10-1091023-0000 (2011.12.01)
공개번호/일자
공고번호/일자 (20111209) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.10.12)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 서울특별시 서초구
2 이주완 대한민국 대구광역시 수성구
3 신형철 대한민국 서울특별시 서초구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.10.12 수리 (Accepted) 1-1-2010-0657262-14
2 의견제출통지서
Notification of reason for refusal		 2011.09.19 발송처리완료 (Completion of Transmission) 9-5-2011-0529138-17
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.11.18 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0911450-17
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.11.18 수리 (Accepted) 1-1-2011-0911473-67
6 등록결정서
Decision to grant		 2011.11.30 발송처리완료 (Completion of Transmission) 9-5-2011-0704941-70
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
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번호 청구항
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반도체 기판 상에 각각 절연막과 반도체층이 교대로 반복 적층되며 수평의 제 1 방향으로 일정 길이를 갖고, 수평의 제 2 방향으로 일정 거리 이격되며 복수개 형성된 반도체 스택들;상기 각 반도체 스택의 적어도 일 측면 상에 상기 제 1 방향을 따라 일정 거리 이격되며 복수개 형성된 전하 저장층을 포함한 게이트 절연막 스택들;상기 각 게이트 절연막 스택 상에 상기 반도체 스택들 사이의 이격 공간에 형성된 복수개의 제어전극들; 및상기 제어전극들 사이 및 상기 게이트 절연막 스택들 사이에 채워진 분리절연막을 포함하여 구성되되,상기 각 반도체 스택의 각 반도체층은 일단에 상기 제 1 방향으로 일정 거리 이격되며 상기 제 2 방향으로 형성된 복수개의 비트라인들 중 어느 하나와 전기적으로 연결되고, 타단에 선택 트랜지스터를 통하여 접지되고,상기 제어전극들은 상기 비트라인들과 가까운 하나 또는 둘의 상기 제 2 방향으로 형성된 것을 제외하고, 각각 상기 제 2 방향으로 형성된 복수개의 워드라인들 중 어느 하나와 전기적으로 연결되고, 상기 비트라인들과 가까운 하나 또는 둘의 상기 제 2 방향으로 형성된 제어전극들은 각각 상기 제 2 방향으로 일정 거리 이격되며 상기 제 1 방향으로 형성된 복수개의 비트선택라인들 중 어느 하나와 전기적으로 연결된 것을 특징으로 하는 메모리 어레이
8 8
제 7 항에 있어서,상기 게이트 절연막 스택들은 상기 각 반도체 스택의 양 측면 상에 상기 제 1 방향을 따라 일정 거리 이격되며 복수개 형성된 것을 특징으로 하는 메모리 어레이
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제 8 항에 있어서,상기 각 반도체 스택 및 상기 게이트 절연막 스택들과 상기 반도체 기판 사이에 매몰 절연막이 더 형성된 것을 특징으로 하는 메모리 어레이
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제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 각 반도체 스택의 상기 반도체층은 상기 절연막보다 폭이 작아 상기 게이트 절연막 스택들이 형성되는 측면에 요홈이 형성되고,상기 각 게이트 절연막 스택은 상기 요홈 상에 터널링 절연막/상기 전하 저장층/블로킹 절연막으로 형성되고,상기 전하 저장층은 도전성 박막, 트랩을 가진 절연막, 나노 크기의 도트(dot)가 분산된 절연막 중 어느 하나로, 상기 요홈에 형성되어 상하 메모리 셀 소자 간에 서로 분리된 것을 특징으로 하는 메모리 어레이
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제 10 항에 있어서,상기 반도체층의 상기 제 1 방향을 따라 상기 제어전극들과 교차하는 위치에 메모리 셀 소자들이 형성되고,상기 메모리 셀 소자들은 상기 반도체층에 상기 제어전극들로부터의 프린징 전계(fringing field)에 의해 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결되어 메모리 셀 스트링을 이루는 것을 특징으로 하는 메모리 어레이
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제 10 항에 있어서,상기 반도체층의 상기 제 1 방향을 따라 상기 제어전극들과 교차하는 위치에 메모리 셀 소자들이 형성되고,상기 메모리 셀 소자들은 상기 제어전극들 사이의 상기 반도체층에 불순물 도핑층으로 소스/드레인이 형성되어 서로 연결되며 메모리 셀 스트링을 이루는 것을 특징으로 하는 메모리 어레이
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제 12 항에 있어서,상기 각 반도체 스택은 적어도 일단에 상기 반도체층이 수평으로 돌출되도록 단차를 이루며 복수개 적층되거나, 반도체 스택 상부로 돌출되도록 연장되며 복수개 적층된 것을 특징으로 하는 메모리 어레이
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제 7 항에 있어서,상기 복수개의 비트라인들은 상기 복수개의 워드라인들의 좌, 우 양측으로 나누어 형성되고,상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트라인들은 각각 짝수 번째 반도체 스택들의 동일한 층에 적층된 반도체층들과 연결되고,상기 복수개의 워드라인들의 우측에 형성된 우측 비트라인들은 각각 홀수 번째 반도체 스택들의 동일한 층에 적층된 반도체층들과 연결된 것을 특징으로 하는 메모리 어레이
16 16
제 15 항에 있어서,상기 복수개의 비트선택라인들은 상기 복수개의 워드라인들의 좌, 우 양측으로 나누어 형성되고,상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 좌측 비트라인들과 수직으로 교차하며 상기 좌측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 어느 하나와 연결되고,상기 복수개의 워드라인들의 우측에 형성된 우측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 우측 비트라인들과 수직으로 교차하며 상기 우측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 어느 하나와 연결된 것을 특징으로 하는 메모리 어레이
17 17
제 15 항에 있어서,상기 복수개의 비트선택라인들은 상기 복수개의 워드라인들의 좌, 우 양측으로 나누어 형성되고,상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 좌측 비트라인들과 수직으로 교차하며 상기 좌측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 이웃한 두 개와 연결되고,상기 복수개의 워드라인들의 우측에 형성된 우측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 우측 비트라인들과 수직으로 교차하며 상기 우측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 이웃한 두 개와 연결되되,상기 좌측 비트선택라인들 및 상기 우측 비트선택라인들의 중심이 서로 엇갈리게 형성된 것을 특징으로 하는 메모리 어레이
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제 7 항에 있어서,상기 복수개의 비트라인들은 상기 복수개의 워드라인들의 좌측 또는 우측에 형성되어 각각 상기 반도체 스택들의 동일한 층에 적층된 반도체층들과 연결되고,상기 복수개의 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 비트라인들과 수직으로 교차하며 상기 비트라인들과 가까운 둘의 상기 제 2 방향으로 형성된 제어전극들 중 사선으로 위치한 두 개의 제어전극들과 연결된 것을 특징으로 하는 메모리 어레이
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.