맞춤기술찾기

홈으로 가기
맞춤기술찾기
이전대상기술
프린트하기

이전대상기술

고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법

  • 기술번호 : KST2015161780
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
상담신청 PDF 받기
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 수직형 메모리 셀 스트링 및 그 제조방법에 관한 것이다. 상기 플래시 메모리 셀 스트링은 다수 개의 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 상기 셀 소자는, 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하는 격리 절연막; 상기 제1 관통구의 내측 표면에 형성되는 게이트 스택; 상기 게이트 스택의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 및 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물;을 구비한다. 상기 도전성 수직 구조물, 상기 바디 및 상기 절연막은 이웃한 셀 소자의 그것들과 연결된다. 상기 셀 스트링은 상기 도전성 수직 구조물에 의하여 셀 스트링의 상부에 콘택을 형성할 수 있도록 하여, 제조 공정을 단순화한다. 본 발명에 의하여 제조 비용을 줄이면서 NAND 플래시 메모리의 용량증가와 셀 소자의 성능을 개선할 수 있다. NAND 플래시, 수직형, 메모리, 고집적, 비휘발성, SONOS, NFGM, 나노소자
Int. CL H01L 27/115 (2011.01) H01L 21/8247 (2011.01) H01L 21/336 (2011.01) B82Y 10/00 (2011.01)
CPC H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01)
출원번호/일자 1020080051952 (2008.06.03)
출원인 경북대학교 산학협력단
등록번호/일자 10-0956985-0000 (2010.05.03)
공개번호/일자 10-2009-0125893 (2009.12.08) 문서열기
공고번호/일자 (20100511) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.06.03)
심사청구항수 28

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 이종호 대한민국 대구 수성구

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.06.03 수리 (Accepted) 1-1-2008-0397070-64
2 보정요구서
Request for Amendment		 2008.06.13 발송처리완료 (Completion of Transmission) 1-5-2008-0074890-37
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2008.06.23 수리 (Accepted) 1-1-2008-0446374-77
4 보정요구서
Request for Amendment		 2008.06.23 발송처리완료 (Completion of Transmission) 1-5-2008-0078361-90
5 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2008.06.25 수리 (Accepted) 1-1-2008-0454471-30
6 [특허 등 절차 포기]취하(포기)서
[Abandonment of Procedure such as Patent, etc.] Request for Withdrawal (Abandonment)		 2010.01.19 불수리 (Non-acceptance) 1-1-2010-0034088-75
7 서류반려이유통지서
Notice of Reason for Return of Document		 2010.01.22 발송처리완료 (Completion of Transmission) 1-5-2010-0007756-26
8 선행기술조사의뢰서
Request for Prior Art Search		 2010.02.16 수리 (Accepted) 9-1-9999-9999999-89
9 서류반려통지서
Notice for Return of Document		 2010.02.24 발송처리완료 (Completion of Transmission) 1-5-2010-0017369-49
10 선행기술조사보고서
Report of Prior Art Search		 2010.03.18 수리 (Accepted) 9-1-2010-0017097-96
11 의견제출통지서
Notification of reason for refusal		 2010.03.26 발송처리완료 (Completion of Transmission) 9-5-2010-0127650-20
12 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.04.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0269152-44
13 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.04.26 수리 (Accepted) 1-1-2010-0269095-39
14 등록결정서
Decision to grant		 2010.04.29 발송처리완료 (Completion of Transmission) 9-5-2010-0182316-19
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링에 있어서, 상기 셀 소자들은 서로 순차적으로 연결되며, 상기 스위칭 소자는 상기 연결된 셀 소자들의 끝단에 배치되는 것을 특징으로 하며, 상기 셀 소자는 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제1 제어 전극; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 제1 관통구와 연결되며, 상기 제1 제어 전극의 상부 표면과 하부 표면에 형성되는 제1 격리 절연막; 상기 제1 관통구의 내측 표면 및 상기 제2 관통구의 내측 표면에 형성되는 제1 게이트 스택; 상기 제1 게이트 스택의 내측 표면에 형성되는 제1 바디; 상기 제1 바디의 내측 표면에 형성되는 제1 절연막; 및 상기 제1 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 제1 도전성 수직 구조물; 을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않으며, 상기 수직형 메모리 셀 스트링의 셀 소자의 제1 바디, 제1 도전성 수직 구조물 및 제1 절연막의 각각은 인접한 셀 소자의 제1 바디, 제1 도전성 수직 구조물 및 제1 절연막과 각각 서로 연결된 것을 특징으로 하는 수직형 메모리 셀 스트링
2 2
제1항에 있어서, 상기 스위칭 소자는 상부 표면과 하부 표면을 관통하는 제3 관통구를 구비하는 제2 제어 전극; 상부 표면과 하부 표면을 관통하는 제4 관통구를 구비하며, 상기 제2 관통구는 제1 관통구와 연결되며, 상기 제2 제어 전극의 상부 표면과 하부 표면에 형성되는 제2 격리 절연막; 상기 제3 관통구의 내측 표면 및 상기 제4 관통구의 내측 표면에 형성되는 제2 게이트 스택; 상기 제2 게이트 스택의 내측 표면에 형성되는 제2 바디; 상기 제2 바디의 내측 표면에 형성되는 제2 절연막; 상기 제2 절연막의 내측 표면에 의해 형성되는 빈 공간에 도전성 물질을 채워 형성되는 제2 도전성 수직 구조물; 및 상기 제2 바디에 형성되는 제2 소스 영역 또는 제2 드레인 영역; 을 구비하며, 상기 스위칭 소자는 셀 소자와 연결되는 쪽에는 제2 소스 영역 또는 제2 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽에만 제2 소스 영역 또는 제2 드레인 영역을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링
3 3
제2항에 있어서, 상기 스위칭 소자의 제2 소스 영역 또는 제2 드레인 영역은 상기 스위칭 소자의 제2 제어 전극과 겹치지 않도록 형성되거나, 상기 스위칭 소자의 제2 제어 전극과 일부 겹치도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
4 4
반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링에 있어서, 상기 셀 소자들은 서로 순차적으로 연결되며, 상기 스위칭 소자는 상기 연결된 셀 소자들의 끝단에 배치되는 것을 특징으로 하며, 상기 셀 소자는 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제1 제어 전극; 상기 제1 제어 전극의 제1 관통구의 내측 표면에 형성되는 제1 게이트 스택; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제1 제어 전극과 이웃 소자의 제1 제어 전극의 사이에 형성되는 제1 격리 절연막; 상기 제1 게이트 스택의 내측 표면 및 상기 제1 격리 절연막의 제2 관통구의 내측 표면에 형성되는 제1 바디; 상기 제1 바디의 내측 표면에 형성되는 제1 절연막; 및 상기 제1 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 제1 도전성 수직 구조물; 및 상기 제1 바디에 형성되는 제1 소스 영역 및 제1 드레인 영역; 을 구비하며, 상기 수직형 메모리 셀 스트링의 셀 소자의 제1 바디, 제1 도전성 수직 구조물 및 제1 절연막의 각각은 인접한 셀 소자의 제1 바디, 제1 도전성 수직 구조물 및 제1 절연막과 각각 서로 연결된 것을 특징으로 하는 수직형 메모리 셀 스트링
5 5
제4항에 있어서, 상기 스위칭 소자는 상부 표면과 하부 표면을 관통하는 제3 관통구를 구비하는 제2 제어 전극; 상기 제어 전극의 제3 관통구의 내측 표면에 형성되는 제2 게이트 스택; 상부 표면과 하부 표면을 관통하는 제4 관통구를 구비하며, 상기 제2 제어 전극과 이웃 소자의 제2 제어 전극과의 사이에 형성되는 제2 격리 절연막; 상기 제2 게이트 스택의 내측 표면 및 상기 제2 격리 절연막의 제3 관통구의 내측 표면에 형성되는 제2 바디; 상기 제2 바디의 내측 표면에 형성되는 제2 절연막; 및 상기 제2 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 모두 채워 형성되는 제2 도전성 수직 구조물; 및 상기 제2 격리 절연막의 하부에 형성된 상기 제2 바디의 영역에 형성되는 제2 소스 영역 및 제2 드레인 영역; 을 구비하며, 상기 스위칭 소자의 제2 소스 영역 및 제2 드레인 영역 중 셀 소자와 연결되는 쪽에 형성된 제2 소스 영역 또는 제2 드레인 영역은 상기 스위칭 소자의 제2 제어 전극의 일부와 겹치도록 형성되며, 셀 소자와 연결되지 않는 쪽에 형성된 제2 소스 영역 또는 제2 드레인 영역은 상기 스위칭 소자의 제2 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링
6 6
제1항 및 제3항 중 어느 한 항에 있어서, 상기 셀 소자의 제1 게이트 스택은 제1 관통구의 내측 표면 및 제2 관통구의 내측 표면으로부터 순차적으로 형성된 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되는 것을 특징으로 하는 수직형 메모리 셀 스트링
7 7
제6항에 있어서, 상기 셀 소자의 전하저장노드는 상기 셀 소자의 제1 제어 전극의 내부 측면에만 형성되거나, 이웃한 셀 소자의 전하저장노드와 연결되어 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링
8 8
제5항에 있어서, 상기 스위칭 소자의 제2 소스 영역 및 제2 드레인 영역은 상기 셀 소자의 제1 소스 영역 및 제1 드레인 영역보다 더 높은 농도로 도우핑되는 것을 특징으로 하는 수직형 메모리 셀 스트링
9 9
제2항 및 제5항 중 어느 한 항에 있어서, 상기 반도체 기판에 인접하여 형성된 스위칭 소자의 제2 도전성 수직 구조물은 제2 바디와 전기적으로 서로 연결되어 있는 것을 특징으로 하는 수직형 메모리 셀 스트링
10 10
제2항 및 제5항 중 어느 한 항에 있어서, 상기 셀 소자의 제1 도전성 수직 구조물 및 스위칭 소자의 제2 도전성 수직 구조물에 대한 배선은 상기 수직형 메모리 셀 스트링의 상부 표면에 형성하며, 상기 제1 및 제2 도전성 수직 구조물에 대한 전기적 접촉을 위한 콘택은 제일 상부에 있는 스위칭 소자의 제2 도전성 수직 구조물의 상부 표면에 형성하거나 콘택을 위한 패드를 통해 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링
11 11
제2항 및 제5항 중 어느 한 항에 있어서, 상기 제1 및 제2 도전성 수직 구조물은 금속, 실리사이드, 금속 질화물, 카본나노 튜브, 게르마늄, 실리콘, SiGe, 폴리 Ge, 아몰퍼스 Ge, 폴리실리콘, 아몰퍼스 실리콘 중 하나로 이루어지며, 상기 제1 및 제2 도전성 수직 구조물이 반도체로 이루어지는 경우 상기 반도체를 도우핑하는 것을 특징으로 하는 수직형 메모리 셀 스트링
12 12
제2항 및 제5항 중 어느 한 항에 있어서, 상기 셀 소자의 제1 절연막 및 상기 스위칭 소자의 제2 절연막은 한층 또는 다층으로 구현될 수 있으며, 제1 절연막 또는 제2 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링
13 13
제2항 및 제5항 중 어느 한 항에 있어서, 상기 반도체 기판과 인접한 스위칭 소자의 제2 바디는 제2 게이트 스택에 의해 반도체 기판과 분리되도록 형성된 것을 특징으로 하는 수직형 메모리 셀 스트링
14 14
제2항 및 제5항 중 어느 한 항에 있어서, 반도체 기판과 가장 인접한 스위칭 소자의 제2 바디는 반도체 기판과 직접 접촉하도록 형성되며, 상기 수직형 메모리 셀 스트링은 반도체 기판 중 상기 제2 바디가 접촉되는 영역에 도핑 영역을 더 구비하며, 상기 도핑 영역은 상기 반도체 기판과 반대 유형의 불순물로 도핑된 것을 특징으로 하는 수직형 메모리 셀 스트링
15 15
제2항 및 제5항 중 어느 한 항에 있어서, 상기 스위칭 소자의 제2 게이트 스택은 셀 소자와 동일한 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링
16 16
제6항에 있어서, 상기 터널링 절연막은 한층 또는 다층의 절연막으로 형성되며, 다층의 절연막으로 형성되는 경우 서로 인접한 절연막은 서로 다른 유전 상수나 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링
17 17
제6항에 있어서, 상기 전하 저장 노드는 절연 물질로 이루어진 박막 형태로 형성되거나, 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연 물질의 박막과 나노 크기의 도트가 결합된 형태로 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링
18 18
제17항에 있어서, 상기 전하 저장 노드가 박막 형태로 형성되는 경우 상기 박막은 질화막과 금속산화물을 포함하며, 상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 박막과 나노 도트가 결합된 형태로 형성되는 경우, 절연 물질의 박막과 도전성 또는 절연성을 갖는 나노 크기의 도트들로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링
19 19
제6항에 있어서, 상기 블록킹 절연막은 단층 또는 다층의 절연막으로 구성되며, 상기 블록킹 절연막이 다층으로 구성되는 경우 서로 인접한 층은 서로 다른 유전상수나 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링
20 20
제2항 및 제5항 중 어느 한 항에 있어서, 상기 셀 소자의 제1 제어 전극 및 상기 스위칭 소자의 제2 제어 전극은 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나로 이루어지는 것을 특징으로 하는 수직형 메모리 셀 스트링
21 21
반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 제작 방법에 있어서, (a) 상기 반도체 기판에 희생 반도체층과 제어전극용 반도체층을 번갈아 형성하며, 상기 희생 반도체층과 상기 제어전극용 반도체층은 식각률이 다른 물질로 이루어지는 것을 특징으로 하는 단계; (b) 상기 (a)단계의 결과물의 표면으로부터 상기 반도체 기판의 표면까지 관통하는 관통구를 형성하는 단계; (c) 상기 관통구의 내측 표면에 게이트 스택을 형성하는 단계; (d) 상기 게이트 스택의 내측 표면에 바디를 형성하는 단계; (e) 상기 바디의 내측 표면에 절연막을 형성하는 단계; (f) 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 도전성 수직 구조물을 형성하는 단계; (f) 상기 관통구로부터 일정 거리 이격된 위치에 상기 반도체 기판의 표면까지 닿는 트랜치를 형성하고 희생 반도체층을 식각하는 단계; (g) 상기 트랜치 및 상기 식각된 영역에 절연물질을 채워 격리 절연막을 형성하는 단계; (h) (g) 단계의 결과물에서 셀 소자가 될 영역과 스위칭 소자가 될 영역을 설정하고, 스위칭 소자가 될 영역의 바디에 소스 및 드레인 영역을 형성하는 단계; (i) 스위칭 소자가 될 영역에 대한 콘택(contact)을 형성하고 배선용 금속층을 순차적으로 형성하는 단계; 를 포함하는 수직형 메모리 셀 스트링 제조방법
22 22
제21항에 있어서, 상기 (a) 단계의 상기 희생 반도체층과 상기 제어전극용 반도체층은 에피택셜층 형태로 형성하거나 다결정 형태로 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조방법
23 23
제21항에 있어서, 상기 (c) 단계의 게이트 스택을 형성하는 단계는, 상기 관통구의 내측 표면에 블록킹 절연막, 전하저장노드, 터널링 절연막을 순차적으로 형성하거나 그 역순으로 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조방법
24 24
제21항에 있어서, 상기 제어전극용 반도체층은 상기 희생 반도체층보다 식각률이 작은 물질로 이루어지며, 상기 제어전극용 반도체층은 상기 (a) 단계에서 고농도로 도우핑되거나, 상기 (f) 단계에서 희생 반도체층을 식각한 후 플라즈마 이온주입 방법으로 도우핑되는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조방법
25 25
제21항에 있어서, 상기 (f) 단계는 희생 반도체층을 식각한 후, 상기 식각에 의해 노출된 게이트 스택의 일부 또는 전부를 제거하는 단계를 더 구비하는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조 방법
26 26
제21항에 있어서, 상기 (f) 단계는 희생 반도체층을 식각한 후, 상기 식각에 의해 노출된 게이트 스택의 일부 또는 전부를 제거하는 단계 및 상기 바디에 셀 소자의 소스 및 드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 수직형 메모리 셀 스트링 제조 방법
27 27
반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 셀 소자는, 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 상기 제1 관통구와 연결되며, 상기 제어 전극의 상부 표면과 하부 표면에 형성되는 격리 절연막; 상기 제1 관통구의 내측 표면 및 상기 제2 관통구의 내측 표면에 형성되는 게이트 스택; 상기 게이트 스택의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 및 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물; 을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않으며, 상기 셀 소자의 바디, 도전성 수직 구조물 및 절연막은 이웃한 셀 소자의 도전성 수직 구조물 및 절연막과 각각 서로 연결되는 것을 특징으로 하는 수직형 메모리 셀 스트링의 셀 소자
28 28
반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 셀 소자는, 상부 표면과 하부 표면을 관통하는 제1 관통구를 구비하는 제어 전극; 상기 제어 전극의 제1 관통구의 내측 표면에 형성되는 게이트 스택; 상부 표면과 하부 표면을 관통하는 제2 관통구를 구비하며, 상기 제2 관통구는 상기 제1 관통구와 연결되며, 상기 제어 전극과 이웃 소자의 제어 전극의 사이에 형성되는 격리 절연막; 상기 게이트 스택의 내측 표면 및 상기 격리 절연막의 제2 관통구의 내측 표면에 형성되는 바디; 상기 바디의 내측 표면에 형성되는 절연막; 및 상기 절연막의 내측 표면에 의해 형성된 빈 공간에 도전성 물질을 채워 형성되는 도전성 수직 구조물; 및 상기 바디의 영역에 형성되는 소스 및 드레인 영역; 을 구비하며, 상기 셀 소자의 상기 바디, 도전성 수직 구조물 및 절연막은 이웃한 셀 소자의 도전성 수직 구조물 및 절연막과 각각 서로 연결되는 것을 특징으로 하는 수직형 메모리 셀 스트링의 셀 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.