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적층형 비휘발성 메모리 셀 소자, 상기 셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 어레이 및 그 제조 방법
- 기술번호 : KST2015135494
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 적층형 비휘발성 메모리 셀 소자, 비휘발성 메모리 셀 소자 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 스트링 스택, 비휘발성 메모리 셀 스트링 스택 어레이에 관한 것이다. 셀 스트링은 다수 개의 적층형 비휘발성 메모리 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 셀 소자 스택은 반도체 기판위에 상기 적층형 비휘발성 메모리 셀 소자들을 적층하여 구현된다. 상기 셀 스트링 스택은 상기 셀 스트링을 적층하여 구현되며, 상기 셀 스트링 스택을 배열하여 셀 스트링 스택 어레이를 구현한다. 상기 셀 소자 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비한다. 상기 제1 절연막과 제2 반도체 영역은 상기 게이트 스택의 측면에 교대로 층으로 형성된다. 본 발명에 의하여 제조비용을 줄이면서 NAND 비휘발성 메모리의 용량증가와 셀 소자의 성능을 크게 개선할 수 있다. NAND, 비휘발성, 적층형, 메모리, 고집적, 고용량, 스트링, 스택 |
|---|---|
| Int. CL | H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01) |
| CPC | H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) |
| 출원번호/일자 | 1020080125613 (2008.12.11) |
| 출원인 | 서울대학교산학협력단 |
| 등록번호/일자 | 10-1002297-0000 (2010.12.13) |
| 공개번호/일자 | 10-2010-0067168 (2010.06.21) 문서열기 |
| 공고번호/일자 | (20101220) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2008.12.11) |
| 심사청구항수 | 28 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 이종호 | 대한민국 | 대구 수성구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 이지연 | 대한민국 | 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2008.12.11 | 수리 (Accepted) | 1-1-2008-0851981-60 |
| 2 | 보정요구서 Request for Amendment |
2008.12.22 | 발송처리완료 (Completion of Transmission) | 1-5-2008-0137603-62 |
| 3 | [출원서등 보정]보정서 [Amendment to Patent Application, etc.] Amendment |
2009.01.05 | 수리 (Accepted) | 1-1-2009-0002072-37 |
| 4 | [출원인변경]권리관계변경신고서 [Change of Applicant] Report on Change of Proprietary Status |
2010.08.06 | 수리 (Accepted) | 1-1-2010-0508575-38 |
| 5 | 의견제출통지서 Notification of reason for refusal |
2010.08.30 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0378817-78 |
| 6 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2010.09.30 | 수리 (Accepted) | 1-1-2010-0631915-11 |
| 7 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2010.09.30 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0631944-35 |
| 8 | 등록결정서 Decision to grant |
2010.11.25 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0537372-93 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 15 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 16 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 및 상기 게이트 스택의 측면에 형성된 제2 반도체 영역; 을 구비하고, 상기 제1 절연막 및 제2 반도체 영역은 서로 인접하게 형성됨과 동시에 상기 게이트 스택의 한쪽 측면에 형성되는 것을 특징으로 하는 적층형 비휘발성 메모리 셀 소자 |
| 2 |
2 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 복수의 층으로 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 및 상기 게이트 스택의 측면에 복수의 층으로 형성된 제2 반도체 영역; 을 구비하고, 상기 제1 절연막 및 제2 반도체 영역은 게이트 스택의 동일한 측면에 번갈아가면서 형성되며, 상기 제1 반도체 영역은 제2 반도체 영역들의 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택 |
| 3 |
3 제2항에 있어서, 상기 제1 반도체 영역 및 제2 반도체 영역은 식각율이 다른 반도체 물질들로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택 |
| 4 |
4 제2항에 있어서, 비휘발성 메모리 셀 소자 스택은 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치지 않은 제2 반도체 영역에 형성된 소스 및 드레인 영역을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택 |
| 5 |
5 제2항에 있어서, 상기 비휘발성 메모리 셀 소자 스택은 반도체 기판위에 형성된 제5 절연막을 더 구비하고, 상기 제어 전극, 제1 반도체 영역 및 제1 절연막은 상기 제5 절연막 위에 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택 |
| 6 |
6 제2항에 있어서, 상기 제1 반도체 영역 및 제2 반도체 영역은 전기적으로 연결되고, 상기 제1 반도체 영역은 상기 반도체 기판 및 상부전극에 전기적으로 연결되거나, 또는 반도체 기판과 전기적으로 연결되거나, 상부 전극과 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택 |
| 7 |
7 제2항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드, 컨트롤 절연막으로 이루어지거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택 |
| 8 |
8 제2항에 있어서, 상기 제2 반도체 영역의 측면에 형성되는 상기 게이트 스택 및 상기 제어전극은 상기 제2 반도체 영역의 측면을 일부 감싸는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택 |
| 9 |
9 반도체 기판; 및 상기 반도체 기판위에 적층된 다수 개의 비휘발성 메모리 셀 스트링들;을 구비하며, 상기 비휘발성 메모리 셀 스트링은, 일렬로 배열된 다수 개의 비휘발성 메모리 셀 소자들; 및 상기 비휘발성 메모리 셀 소자들의 끝단에 연결되는 스위칭 소자;를 구비하고, 상기 비휘발성 메모리 셀 소자는, 제어전극; 상기 제어전극의 측면에 형성된 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비하고, 각 셀 소자의 제1 절연막 및 제1 반도체 영역은 같은 층에서 서로 인접하게 형성되어 같은 층에서 인접한 셀 소자의 제1 절연막 및 제1 반도체 영역과 수평으로 서로 연결되고, 상기 제2 반도체 영역은 같은 층에서 인접한 셀 소자의 제2 반도체 영역과 수평으로 서로 연결되며, 각 셀 소자의 제어전극은 제어전극간 절연막에 의해 서로 전기적으로 격리되어 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 |
| 10 |
10 제9항에 있어서, 상기 스위칭 소자는 셀 소자와 동일하게 구성되거나, 셀 소자와 동일하게 구성되되, 게이트 스택을 대신하여 한층 또는 다층의 절연막으로 이루어지는 게이트 절연막으로 구현되며, 상기 게이트 절연막이 다층의 절연막으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 |
| 11 |
11 제9항에 있어서, 상기 비휘발성 메모리 셀 스트링 스택은 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치지 않는 제2 반도체 영역에 형성된 소스 및 드레인 영역을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 |
| 12 |
12 제9항에 있어서, 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치게 형성된 제2 반도체 영역의 폭을 상기 제어전극과 겹치지 않게 형성된 제2 반도체 영역의 폭보다 더 넓게 형성하거나 더 좁게 형성하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 |
| 13 |
13 제9항에 있어서, 상기 층으로 형성된 제1 반도체 영역은 제2 반도체 영역과 만나게 형성되되 제2 반도체 영역의 임의의 영역과 국소적으로 만나도록 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 |
| 14 |
14 제9항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드 및 블록킹 절연막으로 구성되거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 구성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 |
| 15 |
15 제14항에 있어서, 상기 셀 소자의 전하저장노드는 상기 셀 소자의 제어 전극과 겹치는 제2 반도체 영역의 측면 부분에만 형성되거나 각 셀 소자의 제2 반도체 영역의 측면 전체에 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 |
| 16 |
16 제9항에 있어서, 상기 셀 스트링 스택에서 제일 하단에 형성된 셀 스트링의 제1 반도체 영역이 반도체 기판과 연결되거나, 제일 상단에 형성된 셀 스트링의 제1 반도체 영역 또는 제2 반도체 영역이 상부 전극에 연결되거나, 상기 셀 스트링 스택에서 제일 하단 및 제일 상단에 위치한 제1 반도체 영역 각각이 반도체 기판과 상부 전극에 연결되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 |
| 17 |
17 제9항에 있어서, 상기 셀 스트링 스택은 상기 제2 반도체 영역들의 가장자리 모양을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 또는 반도체 배선과 연결되도록 하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 |
| 18 |
18 일렬로 배열된 다수 개의 비휘발성 메모리 셀 스트링 스택들로 이루어지는 비휘발성 메모리 셀 스트링 스택 어레이에 있어서, 상기 비휘발성 메모리 셀 스트링 스택은, 반도체 기판; 및 상기 반도체 기판위에 적층된 다수 개의 비휘발성 메모리 셀 스트링들;을 구비하며, 상기 비휘발성 메모리 셀 스트링은, 일렬로 배열된 다수 개의 비휘발성 메모리 셀 소자들; 및 상기 비휘발성 메모리 셀 소자들의 끝단에 연결되는 스위칭 소자;를 구비하고, 상기 비휘발성 메모리 셀 소자는, 제어전극; 상기 제어전극의 측면에 형성된 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비하고, 각 셀 소자의 제1 절연막 및 제1 반도체 영역은 같은 층에서 서로 인접하게 형성되어 인접한 셀 소자의 제1 절연막 및 제1 반도체 영역과 수평으로 서로 연결되고, 상기 제2 반도체 영역은 인접한 셀 소자의 제2 반도체 영역과 수평으로 서로 연결되며, 각 셀 소자의 제어전극은 제어전극간 절연막에 의해 서로 전기적으로 격리되어 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이 |
| 19 |
19 제18항에 있어서, 상기 셀 스트링 스택은 인접한 셀 스트링 스택과 제어 전극 및 제2 반도체 영역을 공유하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이 |
| 20 |
20 제18항에 있어서, 상기 비휘발성 메모리 셀 스트링 스택 어레이는 서로 인접한 셀 스트링 스택의 제2 반도체 영역의 사이에 제3 절연막을 더 구비하여, 서로 인접한 셀 스트링 스택들은 제2 반도체 영역은 공유하지 아니하고 제어 전극만을 공유하도록 하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이 |
| 21 |
21 제18항에 있어서, 상기 셀 스트링 스택들은 상기 셀 스트링이 길게 형성된 방향과 교차하는 방향으로 상기 제어전극과 상기 제2 반도체 영역이 번갈아 배치되되, 서로 인접한 셀 스트링 스택들의 제2 반도체 영역은 공유되고 제어전극은 공유되지 않도록 서로 인접한 제어전극과의 사이에 제3 절연막을 추가로 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이 |
| 22 |
22 제18항에 있어서, 상기 셀 소자는 제2 반도체 영역의 측면 중 상기 제어전극과 겹치지 않은 제2 반도체 영역에 형성된 소스 및 드레인 영역을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이 |
| 23 |
23 제18항에 있어서, 상기 셀 스트링 스택 어레이는 메모리 구동을 위한 주변회로와 동일한 기판에 집적되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이 |
| 24 |
24 제18항에 있어서, 상기 셀 스트링 스택 어레이는 상기 반도체 기판상에 반도체 기판의 도우핑 유형과 다른 제1 웰(well)을 더 구비하거나, 상기 제1 웰 및 상기 제1웰과 도우핑 유형이 다른 제2 웰을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이 |
| 25 |
25 반도체 기판상에 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 셀 스트링들이 다층으로 적층된 메모리 셀 스트링 스택을 제작하는 방법에 있어서, (a) 상기 반도체 기판에 식각률이 서로 다른 물질로 이루어지는 제1 반도체층과 제2 반도체층을 번갈아 형성하는 단계; (b) 상기 (a)단계의 결과물의 표면으로부터 상기 반도체 기판의 표면까지 식각하여 트랜치를 형성하는 단계; (c) 상기 트랜치 형성 단계를 통해 드러난 제1 및 제2 반도체 층의 측면을 식각하되 식각률 차이를 이용하여 제1 반도체층의 측면을 더 많이 식각하는 단계; (d) 상기 측면이 일부 식각된 제1 반도체층의 측면에 제1 절연막을 채우고, 상기 트랜치 영역에 게이트 스택을 형성하는 단계; (e) 상기 게이트 스택의 표면에 제어전극을 형성하고, 불필요한 제어전극을 제거하고 노출된 게이트 스택을 제거하는 단계; (f) 노출된 제2 반도체 층의 측면에 소스 및 드레인 영역을 형성하고, 불필요한 제어전극 및 게이트 스택이 제거된 공간에 제어전극간 절연막을 채우는 단계; (g) 절연막을 형성하고 접촉창(contact hole)이 필요한 곳에 접촉창을 형성하고 배선을 위한 금속층을 순차적으로 형성하는 단계; 를 포함하는 비휘발성 메모리 셀 스트링 스택 제조방법 |
| 26 |
26 제25항에 있어서, 상기 (a) 단계는 단결정의 반도체 기판에서 수행하여 상기 제1 반도체 층과 상기 제2 반도체층을 에피택셜 형태로 형성하거나, 상기 반도체 기판위에 제5 절연막을 형성한 후, 상기 형성된 제5 절연막위에 상기 제1 반도체층과 제2 반도체층을 형성하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 제조방법 |
| 27 |
27 제25항에 있어서, 상기 (a) 단계가 수행되기 전에 반도체 기판의 표면에 제6 절연막을 형성하고 메모리 어레이가 형성될 영역에 있는 상기 제6 절연막을 제거한 뒤, 드러난 반도체 기판을 선택적으로 식각하되 메모리 어레이 영역의 가장자리 부분에 ‘undercut’ 형태로 식각하여, 상기 (a) 단계의 공정에서 구현하여 상기 번갈아 형성된 제1 및 제2 반도체 층이 undercut 영역에서 표면이 정렬되도록 형성하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 제조방법 |
| 28 |
28 제26항에 있어서, 상기 (f) 단계의 소스 및 드레인 영역을 형성하는 단계는, 플라즈마 분위기 내에서 이온주입하는 것을 특징으로 하는 적층형 비휘발성 메모리 셀 스트링 스택 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 국가 R&D 정보가 없습니다. |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1002297-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20081211 출원 번호 : 1020080125613 공고 연월일 : 20101220 공고 번호 : 특허결정(심결)연월일 : 20101125 청구범위의 항수 : 28 유별 : H01L 27/115 발명의 명칭 : 적층형 비휘발성 메모리 셀 소자, 상기 셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 어레이 및 그 제조 방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 568,500 원 | 2010년 12월 14일 | 납입 |
| 제 4 년분 | 금 액 | 656,000 원 | 2013년 12월 06일 | 납입 |
| 제 5 년분 | 금 액 | 459,200 원 | 2014년 12월 01일 | 납입 |
| 제 6 년분 | 금 액 | 459,200 원 | 2015년 11월 26일 | 납입 |
| 제 7 년분 | 금 액 | 1,164,000 원 | 2016년 02월 22일 | 납입 |
| 제 8 년분 | 금 액 | 814,800 원 | 2017년 11월 24일 | 납입 |
| 제 9 년분 | 금 액 | 582,000 원 | 2018년 12월 03일 | 납입 |
| 제 10 년분 | 금 액 | 890,000 원 | 2019년 12월 03일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2008.12.11 | 수리 (Accepted) | 1-1-2008-0851981-60 |
| 2 | 보정요구서 | 2008.12.22 | 발송처리완료 (Completion of Transmission) | 1-5-2008-0137603-62 |
| 3 | [출원서등 보정]보정서 | 2009.01.05 | 수리 (Accepted) | 1-1-2009-0002072-37 |
| 4 | [출원인변경]권리관계변경신고서 | 2010.08.06 | 수리 (Accepted) | 1-1-2010-0508575-38 |
| 5 | 의견제출통지서 | 2010.08.30 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0378817-78 |
| 6 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2010.09.30 | 수리 (Accepted) | 1-1-2010-0631915-11 |
| 7 | [명세서등 보정]보정서 | 2010.09.30 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0631944-35 |
| 8 | 등록결정서 | 2010.11.25 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0537372-93 |
| 9 | 출원인정보변경(경정)신고서 | 2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 10 | 출원인정보변경(경정)신고서 | 2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 11 | 출원인정보변경(경정)신고서 | 2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 12 | 출원인정보변경(경정)신고서 | 2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
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| 14 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 15 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 16 | 출원인정보변경(경정)신고서 | 2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1415107783 |
|---|---|
| 세부과제번호 | 10029944 |
| 연구과제명 | 고신뢰성 3차원 NFGM 소자 개발 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 서울대학교산학협력단 |
| 성과제출연도 | 2010 |
| 연구기간 | 200708~201107 |
| 기여율 | 1 |
| 연구개발단계명 | 개발연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415083996 |
|---|---|
| 세부과제번호 | 10029944 |
| 연구과제명 | 고신뢰성3차원NFGM소자개발 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가원 |
| 연구주관기관명 | 경북대학교 |
| 성과제출연도 | 2008 |
| 연구기간 | 200408~201107 |
| 기여율 | 1 |
| 연구개발단계명 | 개발연구 |
| 6T분류명 | IT(정보기술) |
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