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측면을 이용한 칩 적층방법, 이에 의하여 적층된 칩 어셈블리 및 이를 위한 칩 제조방법

  • 기술번호 : KST2015118203
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 측면을 이용한 칩 적층방법, 이에 의하여 적층된 칩 어셈블리 및 이를 위한 칩 제조방법이 제공된다.본 발명에 따른 칩 적층방법은 칩 상부에 제 1 절연층을 도포한 후, 또 다른 칩을 상기 제 1 절연층 상에 적층시키는 방식으로, 칩-제 1 절연층-칩 형태의 칩 적층구조를 형성시키는 단계;상기 칩 적층구조의 측면 상에 제 2 절연층을 적층하는 단계; 및소정 높이의 범프가 하나 이상 형성된 전도성 연결부재를 상기 제 2 절연층 내부로 압착시키는 단계를 포함하며, 여기에서 상기 칩 적층구조에서 상기 칩 패드는 측면에 노출된 상태이고, 상기 압착에 의하여 범프는 상기 제 2 절연층 내부에서 상기 칩 패드와 접촉하는 것을 특징으로 한다.
Int. CL H01L 23/48 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020110037073 (2011.04.21)
출원인 한국과학기술원
등록번호/일자 10-1229649-0000 (2013.01.29)
공개번호/일자 10-2012-0119264 (2012.10.31) 문서열기
공고번호/일자 (20130204) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2011.04.21)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이승섭 대한민국 대전광역시 유성구
2 김선락 대한민국 대전광역시 유성구
3 김일 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 특허법인 다해 대한민국 서울특별시 강남구 삼성로***, *층(삼성동,고운빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2011.04.21 수리 (Accepted) 1-1-2011-0295938-13
2 선행기술조사의뢰서
Request for Prior Art Search
2012.02.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2012.03.23 수리 (Accepted) 9-1-2012-0024264-58
4 의견제출통지서
Notification of reason for refusal
2012.08.14 발송처리완료 (Completion of Transmission) 9-5-2012-0470567-64
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2012.09.18 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0756009-93
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2012.09.18 수리 (Accepted) 1-1-2012-0756007-02
7 등록결정서
Decision to grant
2013.01.23 발송처리완료 (Completion of Transmission) 9-5-2013-0047155-91
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
상부에 칩 패드가 구비된 칩의 적층방법으로, 상기 방법은 제 1 접착층을 칩 상부에 도포한 후, 또 다른 칩을 상기 제 1 접착층 상에 제 1 접착시키는 방식으로, 칩-제 1 접착층-칩 형태의 칩 적층구조를 형성시키는 단계;상기 칩 적층구조의 측면 상에 제 2 접착층을 적층하는 단계; 및소정 높이의 범프가 하나 이상 형성된 전도성 연결부재를 상기 제 2 접착층 내부로 압착하는 단계를 포함하며, 여기에서 상기 칩 적층구조에서 상기 칩 패드는 측면에 노출된 상태이고, 상기 압착에 의하여 상기 범프는 상기 제 2 접착층 내부에서 상기 칩 패드와 접촉하여 제 2 접착되며, 상기 전도성 연결부재는 상기 칩 적층방향과 평행한 방향으로 상기 칩 측면에 압착되는 것을 특징으로 하는 칩 적층방법
2 2
제 1항에 있어서, 상기 전도성 연결부재는 또 다른 기판상에 패턴된 금속 라인인 것을 특징으로 하는 칩 적층방법
3 3
제 1항에 있어서, 상기 제 1 접착층과 제 2 접착층은 절연 물질로 이루어진 것을 특징으로 하는 칩 적층방법
4 4
제 1항에 있어서, 상기 제 1 접착과 제 2 접착은 열압착 접합, 초음파 접합, 열초음파 접합공정 중 어느 하나의 방식으로 진행되는 것을 특징으로 하는 칩 적층방법
5 5
삭제
6 6
제 1항에 있어서, 상기 칩 패드는 상기 칩 측면을 따라 형성되는 것을 특징으로 하는 칩 적층방법
7 7
제 1항에 있어서, 상기 제 1 접착층과 제 2 접착층은 열경화성 접착제, 열가소성 접착제, 광경화성 접착제, 광 가소성 접착제 및 감광성 물질로 이루어진 군으로부터 선택되는 것을 특징으로 하는 칩 적층방법
8 8
제 1항에 있어서, 상기 범프는 원추형, 반구 또는 평탄한 형상인 것을 특징으로 하는 칩 적층방법
9 9
제 1항 내지 제 4항, 제 6항 내지 제 8항 중 어느 한 항에 따라 적층된 칩 어셈블리
10 10
제 9항에 있어서,상기 칩 어셈블리는 상부에 칩 패드가 형성된 칩 사이에 도포된 제 1 접착층;상기 칩 측면에 형성된 제 2 접착층; 및상기 제 2 접착층 상에 적층, 접합되며, 소정 높이의 범프가 하나 이상 형성된 전도성 연결 부재가 상부에 패턴된 기판을 포함하며, 여기에서 상기 범프는 상기 제 2 접착층 내부에서 상기 칩 패드와 접촉하며, 상기 전도성 연결부재는 상기 칩 적층방향과 평행한 방향으로 상기 칩 측면에 압착된 것을 특징으로 하는 칩 어셈블리
11 11
제 10항에 있어서, 상기 전도성 연결부재는 상기 적층된 복수 개의 칩을 수직 방향으로 전기적으로 인터커넥션하는 것을 특징으로 하는 칩 어셈블리
12 12
제 11항에 있어서, 상기 제 1 접착층과 제 2 접착층은 절연 물질로 이루어진 것을 특징으로 하는 칩 어셈블리
13 13
제 1항 내지 제 4항, 제 6항 내지 제 8항 중 어느 한 항에 따른 적층방법에 사용되는 칩으로, 상기 칩은 칩 패드가 칩 측면을 따라 형성된 것을 특징으로 하는 적층용 칩
14 14
제 1항 내지 제 4항, 제 6항 내지 제 8항 중 어느 한 항에 따른 적층방법에 사용되는 적층용 칩 제조방법으로, 상기 방법은칩 기판 상에 금속 패드를 적층하는 단계; 및상기 적층된 금속패드 및 하부의 칩 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 적층용 칩 제조방법
15 15
제 14항에 있어서, 상기 적층은 써멀 이베이퍼레이터(Thermal evaporator), 이빔 이베이퍼레이터(E-beam evaporatior) 또는 스퍼터링(Sputtering) 방식으로 수행되는 것을 특징으로 하는 적층용 칩 제조방법
16 16
제 14항에 있어서, 상기 절단은 특정 너비를 갖는 다이싱블레이드나 레이저를 이용하여 금속 패드부분을 절단하는 방식으로 수행되는 것을 특징으로 하는 적층용 칩 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.