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핀 전계 효과 트랜지스터 및 그 제조 방법

  • 기술번호 : KST2015162483
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로서, 본 발명에 따른 핀 전계 효과 트랜지스터는, 실리콘 기판, 절연 층, 제1 돌출부, 및 제2 돌출부를 포함한다. 실리콘 기판은 제1 활성 영역과, 상기 제1 활성 영역에 수직으로 교차하는 제2 활성 영역을 포함한다. 절연 층은 상기 실리콘 기판상에 형성된다. 제1 돌출부는 상기 제1 활성 영역 내의 상기 절연 층상에 형성되고, 소스 및 드레인 영역을 포함한다. 제2 돌출부는 상기 제2 활성 영역 내에 형성되고, 게이트 전극을 포함한다. 바람직하게, 상기 제1 돌출부는, 핀, 핀 스페이서들, 및 도전 층들을 포함한다. 핀은 상기 제1 활성 영역의 길이 방향으로 연장되어 상기 절연 층상에 형성된다. 핀 스페이서들은 상기 핀의 양 측면으로부터 각각 설정된 간격을 두고 상기 절연 층상에 형성된다. 도전 층들은 상기 핀의 양 측면과 상기 핀 스페이서들 사이에 형성된 트랜치에 각각 매립된다. 본 발명에 따른 핀 전계 효과 트랜지스터 및 그 제조 방법은 소스 및 드레인의 면 저항 및 접촉 저항을 감소시키고, 공정 비용 및 크기를 줄일 수 있다.핀, 스페이서, 트랜치, 도전 층, 실리사이드 층
Int. CL H01L 21/336 (2006.01)
CPC H01L 29/66795(2013.01) H01L 29/66795(2013.01) H01L 29/66795(2013.01) H01L 29/66795(2013.01)
출원번호/일자 1020070006548 (2007.01.22)
출원인 경북대학교 산학협력단
등록번호/일자 10-0853653-0000 (2008.08.18)
공개번호/일자 10-2008-0068997 (2008.07.25) 문서열기
공고번호/일자 (20080825) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.01.22)
심사청구항수 24

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이헌복 대한민국 부산 해운대구
2 함성호 대한민국 대구 수성구
3 이정희 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 채종길 대한민국 서울특별시 송파구 백제고분로 ***, *층 (방이동, 나노빌딩)(세화국제특허법률사무소)
2 이수찬 대한민국 서울특별시 송파구 법원로**길 **, A동 *층 ***호 (문정동, H비지니스파크)(*T국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.01.22 수리 (Accepted) 1-1-2007-0062354-23
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.11.05 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2007.12.05 수리 (Accepted) 9-1-2007-0075161-76
4 의견제출통지서
Notification of reason for refusal		 2008.01.21 발송처리완료 (Completion of Transmission) 9-5-2008-0028824-75
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.03.11 수리 (Accepted) 1-1-2008-0174313-45
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.03.11 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0174312-00
7 등록결정서
Decision to grant		 2008.05.26 발송처리완료 (Completion of Transmission) 9-5-2008-0281049-19
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1 활성 영역과, 상기 제1 활성 영역에 수직으로 교차하는 제2 활성 영역을 포함하는 실리콘 기판;상기 실리콘 기판상에 형성된 절연 층;상기 제1 활성 영역 내의 상기 절연 층상에 형성되고, 소스 및 드레인 영역을 포함하는 제1 돌출부; 및상기 제2 활성 영역 내에 형성되고, 게이트 전극을 포함하는 제2 돌출부를 포함하고,상기 제1 돌출부는,상기 제1 활성 영역의 길이 방향으로 연장되어 상기 절연 층상에 형성된 핀(fin);상기 핀의 양 측면으로부터 각각 설정된 간격을 두고 상기 절연 층상에 형성된 핀 스페이서들; 및상기 핀의 양 측면과 상기 핀 스페이서들 사이에 형성된 트랜치에 각각 매립된 도전 층들을 포함하고,상기 트랜치에 의해 정의된 영역의 상기 실리콘 기판은 소스 및 드레인의 형성을 위한 불순물이 도핑된 불순물 확산 영역을 포함하고, 상기 게이트 전극은 상기 제2 활성 영역 내에 있는 상기 핀의 일부분의 상부 및 측면을 둘러싼 채로, 상기 제2 활성 영역의 길이 방향으로 형성되고, 상기 게이트 전극에 의해 둘러싸인 상기 핀의 상부 및 측면 상에는 게이트 절연막이 형성된 것을 특징으로 하는 핀 전계 효과 트랜지스터
2 2
제1항에 있어서, 상기 도전 층들 각각은,상기 핀의 상부 및 측면에 형성된 실리사이드 층; 및상기 핀 스페이서들 중 하나와, 상기 실리사이드 층 사이의 상기 트랜치에 매립되고, 상기 실리사이드 층과의 전위 장벽이 0
3 3
제1항에 있어서,상기 도전 층들 각각은 상기 핀의 상부에 형성되고, 상기 핀 스페이서들 중 하나와 상기 핀의 측면 사이의 상기 트랜치에 매립된 실리사이드 층을 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터
4 4
제1항에 있어서,상기 핀을 구성하는 재료는 실리콘을 포함하고,상기 도전 층들 각각은 상기 핀 스페이서들 중 하나와 상기 핀의 측면 사이의 상기 트랜치에 매립되고, 상기 핀과의 전위 장벽이 0
5 5
제1항에 있어서,상기 제2 돌출부는,상기 게이트 전극의 양 측면에 접속되도록 형성된 한 쌍의 게이트 스페이서; 및상기 한 쌍의 게이트 스페이서로부터 외부로 노출된 상기 게이트 전극의 탑 부분에 형성된 실리사이드 층을 더 포함하고,상기 게이트 절연막은 상기 핀 스페이서들과 상기 절연층 사이에, 또한, 상기 한 쌍의 게이트 스페이서와 상기 절연층 사이에 각각 더 형성된 것을 특징으로 하는 핀 전계 효과 트랜지스터
6 6
제1항에 있어서, 상기 제2 돌출부는,상기 게이트 전극의 상부와, 상기 게이트 전극의 상부로부터 하측을 향하여 상기 게이트 전극의 양 측면의 일부에 형성된 실리사이드 층;상기 실리사이드 층이 형성되지 않은 상기 게이트 전극의 양 측면에 접촉하여 형성된 한 쌍의 내부 게이트 스페이서;상기 한 쌍의 내부 게이트 스페이서의 일 측면에 각각 접촉하여, 상기 한 쌍의 내부 게이트 스페이서의 높이보다 크고 상기 게이트 전극의 높이보다 작게 형성된 한 쌍의 외부 게이트 스페이서; 및상기 게이트 전극의 양 측면과, 상기 한 쌍의 내부 게이트 스페이서의 상부면, 및 상기 한 쌍의 외부 게이트 스페이서의 일 측면에 의해 형성된 추가의 트랜치에 각각 매립되고, 상기 실리사이드 층과의 전위 장벽이 0
7 7
제1항에 있어서, 상기 제2 돌출부는,상기 게이트 전극의 양 측면에 접촉하여 형성된 한 쌍의 내부 게이트 스페이서;상기 한 쌍의 내부 게이트 스페이서의 일 측면에 각각 접촉하여, 상기 한 쌍의 내부 게이트 스페이서의 높이보다 크고 상기 게이트 전극의 높이보다 작게 형성된 한 쌍의 외부 게이트 스페이서; 및상기 게이트 전극의 양 측면과, 상기 한 쌍의 내부 게이트 스페이서의 상부면, 및 상기 한 쌍의 외부 게이트 스페이서의 일 측면에 의해 형성된 추가의 트랜치에 각각 매립된 실리사이드 층을 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터
8 8
제1항에 있어서, 상기 제2 돌출부는,상기 게이트 전극의 양 측면에 접촉하여 형성된 한 쌍의 내부 게이트 스페이서;상기 한 쌍의 내부 게이트 스페이서의 일 측면에 각각 접촉하여, 상기 한 쌍의 내부 게이트 스페이서의 높이보다 크고 상기 게이트 전극의 높이보다 작게 형성된 한 쌍의 외부 게이트 스페이서; 및상기 게이트 전극의 양 측면과, 상기 한 쌍의 내부 게이트 스페이서의 상부면, 및 상기 한 쌍의 외부 게이트 스페이서의 일 측면에 의해 형성된 추가의 트랜치에 각각 매립되고, 상기 게이트 전극과의 전위 장벽이 0
9 9
제6항 내지 제8항 중 어느 한 항에 있어서,상기 게이트 절연막은 상기 핀 스페이서들과 상기 절연층 사이에, 또한, 상기 내부 및 외부 게이트 스페이서들과 상기 절연층 사이에 각각 더 형성된 것을 특징으로 하는 핀 전계 효과 트랜지스터
10 10
제1 활성 영역과, 상기 제1 활성 영역에 수직으로 교차하는 제2 활성 영역으로 정의되는 반도체 기판상에, 상기 제1 활성 영역의 길이 방향으로 연장되도록 핀을 형성하는 단계;상기 핀이 형성된 상기 반도체 기판상에 게이트 절연막을 증착하는 단계;상기 제2 활성 영역 내에 있는, 상기 게이트 절연막으로 덮여진 상기 핀의 상부 및 측면을 둘러싼 채로, 상기 제2 활성 영역의 길이 방향으로 연장되도록 게이트 전극을 형성하는 단계;상기 핀의 양측에는 핀 스페이서를, 상기 게이트 전극의 양측에는 게이트 스페이서를 각각 형성하는 단계;상기 핀의 양 측면과 상기 핀 스페이서 사이에 트랜치를 형성하는 단계; 및상기 트랜치에 도전 층을 매립하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
11 11
제10항에 있어서,제1 실리콘층, 절연층 및 제2 실리콘층이 순차적으로 적층된 구조를 갖는 SOI(silicon on insulator) 기판이 상기 반도체 기판으로서 사용되는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
12 12
제11항에 있어서,상기 게이트 전극을 형성하는 단계 이 후, 상기 핀과 상기 게이트 전극에 의해 정의되는 상기 핀의 양 측면의 상기 제1 실리콘층의 불순물 확산 영역에, 소스 및 드레인용 불순물을 각각 도핑하는 단계를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
13 13
제11항에 있어서, 상기 핀을 형성하는 단계는,상기 SOI 기판의 상기 제2 실리콘층의 두께가 감소하도록, 상기 제2 실리콘층을 열 산화시켜 실리콘 산화막을 형성하는 단계;상기 실리콘 산화막을 제거하는 단계;전자 빔을 이용하여, 상기 제2 실리콘층 상에, 상기 제1 활성 영역의 길이 방향으로 연장되는 설정된 폭을 갖는 포토 레지스트 패턴을 형성하는 단계; 및상기 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 제2 실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
14 14
제10항에 있어서, 상기 게이트 전극을 형성하는 단계는,상기 게이트 절연막 상에 게이트 층을 증착하는 단계;상기 게이트 층상에, 상기 제2 활성 영역의 길이 방향으로 연장되는 설정된 폭을 갖는 포토 레지스트 패턴을 형성하는 단계; 및상기 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 게이트 층을 식각하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
15 15
제10항에 있어서,상기 핀 스페이서 및 상기 게이트 스페이서 각각은 싱글(single) 스페이서이고,상기 핀 스페이서 및 상기 게이트 스페이서를 형성하는 단계는,상기 핀 및 상기 게이트 전극이 형성된 상기 반도체 기판상에 스페이서용 절연층을 증착하는 단계; 및상기 핀 스페이서가 상기 게이트 절연막으로 덮여진 상기 핀의 양 측면에 형성되고, 상기 게이트 스페이서가 상기 게이트 전극의 양 측면에 형성되도록, 상기 게이트 절연막 표면을 식각 종료 점으로 하여, 상기 스페이서용 절연층을 건식 식각하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
16 16
제15항에 있어서,상기 트랜치를 형성하는 단계에서, 상기 게이트 전극 및 상기 게이트 스페이서에 의해 덮여진 부분을 제외한 나머지 부분의, 상기 핀을 덮은 상기 게이트 절연막의 선택적인 식각 공정에 의해, 상기 트랜치가 형성되는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
17 17
제15항에 있어서, 상기 트랜치를 형성하는 단계는,상기 게이트 전극 및 상기 게이트 스페이서에 의해 덮여진 부분을 제외한 나머지 부분의, 상기 핀을 덮은 상기 게이트 절연막을 선택적으로 식각하는 단계; 및습식 식각 공정에 의해, 상기 핀 스페이서의 일부를 식각하여, 상기 핀과 상기 핀 스페이서 사이의 상기 트랜치의 폭을 증가시키는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
18 18
제10항에 있어서,상기 핀 스페이서 및 상기 게이트 스페이서 각각은 내부 스페이서 및 외부 스페이서를 포함하는 더블(double) 스페이서이고,상기 핀 스페이서 및 상기 게이트 스페이서를 형성하는 단계는,상기 핀 및 상기 게이트 전극이 형성된 상기 반도체 기판상에 제1 절연층을 증착하는 단계;내부 핀 스페이서가 상기 게이트 절연막으로 덮여진 상기 핀의 양 측면에 접촉하여 형성되고, 내부 게이트 스페이서가 상기 게이트 전극의 양 측면에 접촉하여 형성되도록, 상기 게이트 절연막 표면을 식각 종료 점으로 하여, 상기 제1 절연층을 식각하는 단계;상기 내부 핀 스페이서 및 상기 내부 게이트 스페이서가 형성된 상기 반도체 기판상에 상기 제2 절연층을 증착하는 단계; 및외부 핀 스페이서가 상기 내부 핀 스페이서의 일 측면을 감싼 채로 상기 핀의 양측에 형성되고, 외부 게이트 스페이서가 상기 내부 게이트 스페이서의 일 측면을 감산 채로 상기 게이트 전극의 양측에 형성되도록, 상기 게이트 절연막 표면을 식각 종료 점으로 하여, 상기 제2 절연층을 식각하는 단계를 포함하고,상기 제1 절연층과 상기 제2 절연층은 서로 다른 물질로 구성되는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
19 19
제18항에 있어서,상기 트랜치를 형성할 때, 상기 게이트 전극의 양 측면과, 상기 한 쌍의 내부 게이트 스페이서의 상부면, 및 상기 한 쌍의 외부 게이트 스페이서의 일 측면에 의해 이루어지는 추가의 트랜치를 형성하는 단계; 및상기 트랜치에 도전 층을 매립할 때, 상기 추가의 트랜치에 상기 도전 층을 매립하는 단계를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
20 20
제19항에 있어서,상기 트랜치를 형성하는 단계는,습식 식각 공정에 의해, 상기 내부 핀 스페이서를 식각하는 단계; 및상기 게이트 전극과, 상기 내부 및 외부 게이트 스페이서에 의해 덮여진 부분을 제외한 나머지 부분의, 상기 핀을 덮은 상기 게이트 절연막을 선택적으로 식각하는 단계를 포함하고,상기 추가의 트랜치를 형성하는 단계에서, 상기 습식 식각 공정에 의해, 상기 내부 핀 스페이서와 함께 상기 내부 게이트 스페이서의 일부가 식각되어, 상기 추가의 트랜치가 형성되고,상기 추가의 트랜치가 형성된 후의 상기 내부 게이트 스페이서의 높이는 상기 외부 게이트 스페이서의 높이보다 작고, 상기 핀의 높이보다 큰 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
21 21
제10항에 있어서, 상기 트랜치에 도전 층을 매립하는 단계는,상기 트랜치가 형성된 상기 반도체 기판상에 제1 금속 층을 증착하는 단계;상기 제1 금속 층을 열처리하여 상기 핀의 상부 및 측면과, 상기 게이트 전극의 탑 부분에 실리사이드 층을 형성하는 단계;습식 식각 공정에 의해, 상기 실리사이드 층이 형성된 부분을 제외한 나머지 부분의 상기 제1 금속 층을 제거하는 단계;상기 실리사이드 층으로 덮여진 상기 핀의 양 측면과 상기 핀 스페이서 사이의 상기 트랜치가 완전히 매립되도록, 상기 반도체 기판상에 제2 금속 층을 증착하는 단계; 및습식 식각 공정에 의해, 상기 트랜치를 제외한 부분의 상기 제2 금속 층을 제거하는 단계를 포함하고,상기 제2 금속 층은 상기 실리사이드 층과의 전위 장벽이 0
22 22
제10항에 있어서, 상기 트랜치에 도전 층을 매립하는 단계는,상기 트랜치가 형성된 상기 반도체 기판상에 금속 층을 증착하는 단계; 및상기 금속 층을 열처리하여 상기 핀의 상부 및 상기 게이트 전극의 탑 부분을 덮고, 상기 핀의 양 측면과 상기 핀 스페이서 사이의 상기 트랜치를 매립하는 실리사이드 층을 형성하는 단계; 및습식 식각 공정에 의해, 상기 실리사이드 층을 제외한 상기 금속 층을 제거하는 단계를 포함하고,상기 금속 층은 상기 핀과의 전위 장벽이 0
23 23
제10항에 있어서,상기 핀을 구성하는 재료는 실리콘을 포함하고,상기 트랜치에 도전 층을 매립하는 단계는,상기 트랜치가 완전히 매립되도록, 상기 반도체 기판상에 금속 층을 증착하는 단계; 및습식 식각 공정에 의해, 상기 트랜치를 제외한 나머지 부분의 금속 층을 제거하는 단계를 포함하고,상기 금속 층은 상기 핀과의 전위 장벽이 0
24 24
제12항에 있어서,상기 트랜치를 형성하는 단계 이 후, 상기 트랜치에 의해 정의되는 상기 핀의 양 측면의 상기 불순물 확산 영역 내의 상기 제1 실리콘층에, 상기 소스 및 드레인용 불순물을 각각 추가로 도핑하는 단계를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.