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터널링 전계 효과 트랜지스터에 있어서,버퍼층 및 상기 버퍼층 상부에 수직하게 배치된 나노와이어로 이루어진 소스층;상기 나노와이어의 윗면과 옆면을 둘러싸며 배치된 채널층;상기 채널층의 윗면의 기설정된 영역에 배치된 드레인층;상기 버퍼층의 상부에 배치되고, 상기 채널층의 옆면을 둘러싸며 배치된 게이트 절연층;상기 나노와이어에 대해 직교하는 방향으로 형성되어 상기 게이트 절연층을 둘러싸며 배치된 게이트층;을 포함하는 터널링 전계 효과 트랜지스터
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제1항에 있어서,상기 나노와이어, 상기 채널층, 상기 게이트 절연층 및 상기 게이트층 중 적어도 하나는 원통형 구조인 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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제1항에 있어서,상기 소스층, 상기 채널층, 및 상기 드레인층이 각각 P+,P- 및 N+ 타입으로 도핑되며,상기 소스층과 상기 채널층이 접하는 면에서 터널링 현상이 일어나는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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제3항에 있어서,상기 소스층, 상기 채널층, 및 상기 드레인층이 각각 P+,P- 및 N+ 타입으로 도핑된 실리콘인 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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제1항에 있어서,상기 채널층은,상기 나노와이어의 옆면을 3nm 이상 5nm 이하의 두께로 둘러싸는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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터널링 전계 효과 트랜지스터의 제조방법에 있어서,버퍼층 및 상기 버퍼층 상부에 수직하게 배치된 나노와이어로 이루어진 소스층을 형성하는 단계;상기 소스층 상부에 채널물질층을 형성하는 단계;상기 채널물질층 상부에 드레인물질층을 형성하는 단계;상기 채널물질층과 상기 드레인물질층을 식각하여 상기 나노와이어의 윗면과 옆면을 둘러싸는 채널층 및 상기 채널층의 윗면의 기 설정된 영역에 배치되는 드레인층을 형성하는 단계;상기 채널 층의 옆면을 둘러싸는 게이트 절연층 및 게이트층을 형성하는 단계;를 포함하는 터널링 전계 효과 트랜지스터의 제조방법
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7
제6항에 있어서,상기 게이트 절연층 및 게이트층을 형성하는 단계는,상기 채널층의 윗면에 형성된 상기 드레인층을 기설정된 크기로 식각하는 단계;상기 버퍼층의 상부에 배치되고, 상기 채널층의 옆면을 둘러싸는 상기 게이트 절연층을 형성하는 단계;상기 나노와이어에 대해 직교하는 방향으로 형성되어 상기 게이트 절연층을 둘러싸는 게이트층을 형성하는 단계;를 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조방법
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제7항에 있어서,상기 게이트층에 접하는 게이트 전극을 형성하는 단계;상기 버퍼층에 접하는 소스 전극을 형성하는 단계; 및상기 드레인층에 접하여 배치된 드레인 전극을 형성하는 단계;를 더 포함하는 터널링 전계 효과 트랜지스터의 제조방법
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제6항에 있어서,상기 소스층을 형성하는 단계는,소스물질층을 마련하는 단계; 및상기 소스 물질층을 기 설정된 형태로 패터닝하여 상기 나노와이어를 형성하는 단계;를 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조방법
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10
제6항에 있어서,상기 나노와이어, 상기 채널층, 상기 게이트 절연층 및 상기 게이트층 중 적어도 하나는 원통형 구조인 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조방법
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11
제6항에 있어서,상기 소스층, 상기 채널층, 및 상기 드레인층이 각각 P+,P- 및 N+ 타입으로 도핑되며,상기 소스층과 상기 채널층이 접하는 면에서 터널링 현상이 일어나는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조방법
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12
제11항에 있어서,상기 소스층, 상기 채널층, 및 상기 드레인층이 각각 P+,P- 및 N+ 타입으로 도핑된 실리콘인 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조방법
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13
제6항에 있어서,상기 채널층은,상기 나노와이어의 옆면을 3nm 이상 5nm이하의 두께로 둘러싸는 것을 특징으로 하는 터널링 전계 효과 트랜지스터의 제조방법
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