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저메늄을 포함하는 기판 상에 제1 반도체 층을 형성하는 단계;상기 제1 반도체 층 상부에 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 저메늄 기반의 제2 반도체 층을 형성하는 단계;상기 제2 반도체 층 상부에 저메늄 기반의 제3 반도체 층을 형성하는 단계를 포함하며,상기 제1 및 제3 반도체 층과 제2 반도체 층은 서로 다른 타입의 반도체 층이고,상기 제2 반도체 층을 형성하는 단계는,밴드갭에너지가 서로 다른 복수의 물질을 적층하여 에너지 우물(energy well)을 형성함으로써, 상기 제2 반도체 층을 형성하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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제1항에 있어서,상기 저메늄을 포함하는 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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3
제1항에 있어서,상기 제1 및 제3 반도체 층이 N 타입, 상기 제2 반도체 층이 P 타입으로 형성된 경우,상기 제1 및 제3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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제1항에 있어서,상기 제1 및 3 반도체 층은 P 타입, 상기 제2 반도체 층은 N 타입으로 형성된 경우,상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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제1항에 있어서,상기 제2 반도체 층을 형성하는 단계는,상기 제1 및 제3 반도체 층이 P 타입으로 형성되면,상기 제1 영역을 N+, 상기 제2 영역을 N0로 형성하거나 상기 제1 영역을 N0, 상기 제2 영역을 N+로 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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6
제1항에 있어서,상기 제2 반도체 층을 형성하는 단계는,상기 제1 및 제3 반도체 층이 N 타입으로 형성되면,상기 제1 영역을 P+, 상기 제2 영역을 P0로 형성하거나 상기 제1 영역을 P0, 상기 제2 영역을 P+로 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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7
제1항에 있어서,상기 제1 내지 제3 반도체 층을 형성하는 단계는,이온 주입을 통해서 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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8
제7항에 있어서,상기 제1 내지 제3 반도체 층에 대해 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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9
제1항에 있어서,상기 제1 내지 제3 반도체 층을 형성하는 단계는,에피택셜 성장 또는 선택적 에피택셜 성장을 통해서 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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10
제1항에 있어서,상기 제1 내지 제3 반도체 층을 형성하는 단계는상기 제1 및 제3 반도체 층의 에너지 밴드갭이 제2 반도체 층의 에너지 밴드갭보다 크게 되도록 형성하는 단계를 포함하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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11
제1항 내지 10항 중 어느 한 항에 있어서,상기 제1 내지 제3 반도체 층에 대하여 활성화 반도체 층으로 패터닝 및 식각하는 단계;층간 절연막(Inter-Layer Dielectric; ILD) 및 금속배선을 증착하는 단계를 더 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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12
제11항에 있어서,층간 절연막(Inter-Layer Dielectric; ILD)을 식각할 때 상기 제3 반도체층을 보호하기 위하여 상기 제3 반도체층 상에 비정질 탄소막(amorphous carbon layer; ACL)을 증착하는 단계;를 더 포함하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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13
제11항에 있어서,상기 식각하는 단계에 의해 수직 형성되는 상기 제1 반도체 층 내지 상기 제3 반도체 층을 포함하는 기둥(pillar) 표면에 희생 산화막을 형성하는 단계를 더 포함하는 수직형 비대칭 2-단자 바이리스터 제조 방법
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14
삭제
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15
제1항 내지 제10항 중 어느 한 항에 의한 방법으로 제조된 수직형 비대칭 2-단자 바이리스터
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저메늄 기반의 기판;상기 기판 위에 형성된 제1 타입의 제1 반도체 층;상기 제1 반도체 층 위에 형성되며 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 제2 타입의 제2 반도체 층; 및상기 제2 반도체 층 위에 형성된 제1 타입의 제3 반도체 층;을 포함하며,상기 제2 반도체층은밴드갭에너지가 서로 다른 복수의 물질을 적층하여 에너지 우물(energy well)을 형성하는 수직형 비대칭 2-단자 바이리스터
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17
제16항에 있어서,상기 저메늄 기반의 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 기반으로 하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터
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18
제16항에 있어서,상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우,상기 제1 영역이 N+, 상기 제2 영역이 N0로 도핑되거나, 상기 제1 영역이 N0, 상기 제2 영역이 N+로 도핑되는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터
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제16항에 있어서,상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우,상기 제1 영역이 P+, 상기 제2 영역이 P0로 도핑되거나, 상기 제1 영역이 P0, 상기 제2 영역이 P+로 도핑되는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터
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제16항에 있어서,상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우,상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터
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제16항에 있어서,상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우,상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터
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제16항에 있어서,상기 제2 반도체 층은상기 제1 반도체 층 및 상기 제3 반도체 층보다 작은 에너지 밴드갭을 가지고 있는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터
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