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메모리 소자 및 그 제작방법

  • 기술번호 : KST2015114385
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 실시 형태는 메모리 소자 및 그 제작방법에 관한 것이다.본 발명의 실시 형태에 따른 메모리 소자는, 기판; 상기 기판 상에 배치된 제1반도체 층; 상기 제1반도체 층 상에 배치된 제2반도체 층; 상기 제2반도체 층 상에 배치된 제3반도체 층; 상기 제2반도체 층의 측면 상 일부에 배치된 게이트 절연막; 및 상기 게이트 절연막 상에 배치된 게이트 전극; 을 포함하고, 상기 제2반도체 층은 제1영역 및 제2영역을 갖고, 상기 제1영역 및 상기 제2영역은 상기 게이트 절연막에 의해 구분된다.
Int. CL H01L 27/108 (2006.01) H01L 21/8242 (2006.01)
CPC H01L 29/7841(2013.01) H01L 29/7841(2013.01) H01L 29/7841(2013.01) H01L 29/7841(2013.01)
출원번호/일자 1020130038966 (2013.04.10)
출원인 한국과학기술원
등록번호/일자 10-1415542-0000 (2014.06.30)
공개번호/일자
공고번호/일자 (20140704) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2013.04.10)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최양규 대한민국 대전 유성구
2 문동일 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 김성호 대한민국 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2013.04.10 수리 (Accepted) 1-1-2013-0309841-25
2 선행기술조사의뢰서
Request for Prior Art Search		 2013.11.06 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2013.12.17 수리 (Accepted) 9-1-2013-0105852-52
4 의견제출통지서
Notification of reason for refusal		 2014.04.15 발송처리완료 (Completion of Transmission) 9-5-2014-0257603-04
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2014.06.12 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2014-0548194-11
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2014.06.12 수리 (Accepted) 1-1-2014-0548193-76
7 등록결정서
Decision to grant		 2014.06.27 발송처리완료 (Completion of Transmission) 9-5-2014-0446057-52
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판 상에 배치된 제1반도체 층;상기 제1반도체 층 상에 배치된 제2반도체 층;상기 제2반도체 층 상에 배치된 제3반도체 층;상기 제2반도체 층의 측면 상 일부에 배치된 게이트 절연막; 및상기 게이트 절연막 상에 배치된 게이트 전극;을 포함하고,상기 제2반도체 층은 제1영역 및 제2영역을 갖고,상기 제1영역 및 상기 제2영역은 상기 게이트 절연막에 의해 구분되는, 메모리 소자
2 2
제1항에 있어서,상기 제1영역과 상기 제1반도체 층을 둘러 싸는 제1절연층;상기 제2영역과 상기 제3반도체 층을 둘러 싸는 제2절연층;상기 제1반도체 층과 전기적으로 연결된 제1전도층;상기 제3반도체 층과 전기적으로 연결된 제2전도층; 및상기 게이트 전극과 전기적으로 연결된 제3전도층;을 더 포함하는, 메모리 소자
3 3
기판 상에 제1반도체 층, 제2반도체 층 및 제3반도체 층을 순서대로 형성하는 단계;상기 제3반도체 층 상에 식각용 하드마스크를 형성하는 단계;상기 제1반도체 층의 일부까지 식각공정을 하고, 상기 식각용 하드마스크를 제거하는 단계;상기 제1반도체 층 상에 제1절연층을 형성하고, 상기 제2반도체 층의 일부까지 상기 제1절연층을 식각하여 상기 제2반도체 층의 제1영역을 형성하는 단계;상기 제1절연층 상에 게이트 절연막을 형성하고, 상기 제2반도체 층의 측면 일부까지 상기 게이트 절연막을 더 형성하여 상기 제2반도체 층의 제2영역을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;를 포함하는, 메모리 소자의 제작방법
4 4
제3항에 있어서,상기 제2영역을 둘러 싸는 제2절연층을 형성하는 단계; 및상기 제1반도체 층과 연결되는 제1전도층을 상기 제1절연층 및 상기 제2절연층에 형성하고, 상기 제3반도체 층과 전기적으로 연결되는 제2전도층 및 상기 게이트 전극과 전기적으로 연결되는 제3전도층을 상기 제2절연층에 형성하는 단계;를 더 포함하는, 메모리 소자의 제작방법
5 5
기판;상기 기판 상에 배치되고, N형 또는 P형인 제1반도체 층;상기 기판 상에 배치되고, 상기 제1반도체 층과 같은 형(N형 또는 P형)이고, 상기 제1반도체 층과 이격된 제3반도체 층;상기 기판 상에 배치되고, 상기 제1반도체 층 및 상기 제3반도체 층과 다른 형(N형 또는 P형)이고, 상기 제1반도체 층과 상기 제3반도체 층 사이에 배치된 제2반도체 층;상기 제2반도체 층 상에 배치된 게이트 절연막; 및상기 게이트 절연막 상에 배치된 게이트 전극;을 포함하고,상기 제2반도체 층은 제1영역 및 제2영역을 갖고,상기 제1영역 및 상기 제2영역은 상기 게이트 절연막에 의해 구분되는, 메모리 소자
6 6
제5항에 있어서,상기 제1영역 및 상기 제2영역을 둘러 싸는 절연층;상기 제1반도체 층과 전기적으로 연결된 제1전도층;상기 제3반도체 층과 전기적으로 연결된 제2전도층; 및상기 게이트 전극과 전기적으로 연결된 제3전도층;을 더 포함하는, 메모리 소자
7 7
제5항 또는 제6항에 있어서,상기 기판은 절연층 매몰 실리콘(silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼, 절연층 매몰 게르마늄(Strained Germanium on Insulator, SGOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(Strained Germanium on Insulator) 웨이퍼 및 절연층 매몰 실리콘 게르마늄(Silicon Germanium on Insulator) 웨이퍼 중 적어도 하나인, 메모리 소자
8 8
제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,상기 제1영역은 드레인 확장 영역이고, 상기 제2영역은 소오스 확장 영역이고,상기 제1영역의 넓이는 상기 제2영역의 넓이보다 넓은, 메모리 소자
9 9
제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 큰, 메모리 소자
10 10
제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,상기 게이트 절연막은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 질화산화막(SiON), 하프늄 산화막(HfO2) 및 지르코늄 산화막(ZrO2) 중 적어도 하나를 포함하는, 메모리 소자
11 11
제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,상기 게이트 전극은 N+형 폴리 실리콘, P+형 폴리 실리콘, 알루미늄(Al), 질화타이타늄(TiN), 타이타늄(Ti), 텅스텐(W), 질화탄탈럼(TaN) 중 적어도 하나를 포함하는 금속 또는 금속실리사이드 물질을 포함하는, 메모리 소자
12 12
제1항, 제2항, 제5항 및 제6항 중 어느 한 항에 있어서,상기 제1 내지 제3반도체 층의 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 중 적어도 하나인, 메모리 소자
13 13
기판 상에 N형 또는 P형인 제2반도체 층을 형성하는 단계;상기 제2반도체 층 상에 이온주입용 하드마스크를 형성하고, 상기 제2반도체 층과 다른 형(N형 또는 P형)인 제1반도체 층 및 제3반도체 층을 형성하는 단계;상기 이온주입용 하드마스크를 제거하고, 상기 제2반도체 층 상 일부에 게이트 절연막을 형성하여 상기 제2반도체 층의 제1영역 및 제2영역을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;를 포함하는, 메모리 소자의 제작방법
14 14
제13항에 있어서,상기 제1영역 및 상기 제2영역 상에 절연층을 형성하는 단계; 및상기 제1반도체 층과 연결되는 제1전도층, 상기 제3반도체 층과 연결되는 제2전도층 및 상기 게이트 전극과 연결되는 제3전도층을 상기 절연층에 형성하는 단계;를 더 포함하는, 메모리 소자의 제작방법
15 15
제13항 또는 제14항에 있어서,상기 기판은 절연층 매몰 실리콘(silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼, 절연층 매몰 게르마늄(Strained Germanium on Insulator, SGOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(Strained Germanium on Insulator) 웨이퍼 및 절연층 매몰 실리콘 게르마늄(Silicon Germanium on Insulator) 웨이퍼 중 적어도 하나인, 메모리 소자의 제작방법
16 16
제3항, 제4항, 제13항 및 제14항 중 어느 한 항에 있어서,상기 제1 내지 제3반도체 층을 열처리하는 단계;를 더 포함하는, 메모리 소자의 제작방법
17 17
제3항, 제4항, 제13항 및 제14항 중 어느 한 항에 있어서,상기 제1 내지 제3반도체 층의 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 중 적어도 하나인, 메모리 소자의 제작방법
18 18
제3항, 제4항, 제13항 및 제14항 중 어느 한 항에 있어서,상기 게이트 절연막의 물질은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 질화산화막(SiON), 하프늄 산화막(HfO2) 및 지르코늄 산화막(ZrO2) 중 적어도 하나인, 메모리 소자의 제작방법
19 19
제3항, 제4항, 제13항 및 제14항 중 어느 한 항에 있어서,상기 게이트 전극은 N+형 폴리 실리콘, P+형 폴리 실리콘, 알루미늄(Al), 질화타이타늄(TiN), 타이타늄(Ti), 텅스텐(W), 질화탄탈럼(TaN) 중 적어도 하나를 포함하는 금속 또는 금속실리사이드 물질인, 메모리 소자의 제작방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.