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자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그제조방법
- 기술번호 : KST2015161074
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 게이트 양측에 자기 정렬된 트랜치를 용이하게 형성함으로써, 게이트 전압에 무관한 터널링 장벽을 재현성 있게 형성할 수 있고, 액티브 영역을 미세 선폭으로 구현하고 소정의 평탄화 공정으로 게이트 커패시턴스를 줄여 양자점의 커패시턴스를 줄임으로써, 상온에서도 단전자 트랜지스터의 동작 특성이 나오는 소자를 구현한 효과가 있다.자기 정렬, 트랜치, 측벽 스페이서, 단전자 트랜지스터, SET |
|---|---|
| Int. CL | H01L 29/775 (2006.01) |
| CPC | H01L 29/7613(2013.01) H01L 29/7613(2013.01) H01L 29/7613(2013.01) H01L 29/7613(2013.01) |
| 출원번호/일자 | 1020060135425 (2006.12.27) |
| 출원인 | 재단법인서울대학교산학협력재단 |
| 등록번호/일자 | 10-0800508-0000 (2008.01.28) |
| 공개번호/일자 | |
| 공고번호/일자 | (20080204) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2006.12.27) |
| 심사청구항수 | 16 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 재단법인서울대학교산학협력재단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박병국 | 대한민국 | 서울특별시 서초구 |
| 2 | 김진호 | 대한민국 | 대구 달서구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 재단법인 서울대학교산학협력재단 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | 특허출원서 Patent Application |
2006.12.27 | 수리 (Accepted) | 1-1-2006-0972068-80 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2007.08.03 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2007.09.17 | 수리 (Accepted) | 9-1-2007-0056989-62 |
| 4 | 등록결정서 Decision to grant |
2007.11.19 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0614042-88 |
| 5 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2008.01.29 | 수리 (Accepted) | 4-1-2008-5015497-73 |
| 6 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.08.22 | 수리 (Accepted) | 4-1-2014-5100909-62 |
| 7 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.20 | 수리 (Accepted) | 4-1-2015-5036045-28 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 SOI 기판의 단결정실리콘층에 소정의 미세패턴으로 정의된 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과;상기 채널 영역 상부에 형성된 게이트 절연막과;상기 게이트 절연막 상부에 형성된 게이트와;상기 게이트 양측에 자기 정렬되어 상기 채널 영역의 두께 방향으로 소정 깊이 형성된 트랜치를 포함하여 구성된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 |
| 2 |
2 제 1 항에 있어서,상기 소스 및 드레인 영역 상부에는 각각 LOCOS 절연막층이 더 형성된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 |
| 3 |
3 제 2 항에 있어서,상기 각 LOCOS 절연막층 끝단 상부에는 상기 트랜치와 나란하게 형성된 절연막 측벽 스페이서를 더 포함하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 |
| 4 |
4 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 트랜치의 깊이는 상기 채널 영역 두께의 1/3~2/3인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 |
| 5 |
5 제 4 항에 있어서,상기 채널 영역은 10~50 nm 선폭을 갖는 것을 특징으로 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 |
| 6 |
6 제 5 항에 있어서,상기 소스 및 드레인 영역은 N형 불순물로 도핑되고, 상기 채널 영역은 N형 또는 P형 불순물로 도핑되어 형성된 것을 특징으로 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 |
| 7 |
7 SOI 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 게이트 절연막을 형성하는 제 1 단계와;상기 게이트 절연막 상부에 게이트 물질을 증착하는 제 2 단계와;상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트를 형성하는 제 3 단계와;상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 제 1 절연 측벽 스페이서를 형성하는 제 4 단계와;상기 제 1 절연 측벽 스페이서 하단에 소정 깊이로 새부리 모양의 LOCOS 절연막이 형성되도록 LOCOS 공정을 수행하는 제 5 단계와;상기 제 1 절연 측벽 스페이서를 식각하고 노출된 단결정실리콘층에 소정 깊이로 트랜치를 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 8 |
8 제 7 항에 있어서,상기 LOCOS 절연막이 상기 제 1 절연 측벽 스페이서의 하단으로 파고드는 깊이는 상기 제 1 절연 측벽 스페이서 하단 길이의 1/2~2/3이고,상기 트랜치의 깊이는 상기 노출된 단결정실리콘층 두께의 1/3~2/3인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 9 |
9 제 7 항 또는 제 8 항에 있어서,상기 제 5 단계의 LOCOS 공정을 수행하기 전 또는 상기 LOCOS 공정을 수행한 후에 소스/드레인 영역 형성을 위한 이온주입공정이 진행되는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 10 |
10 제 9 항에 있어서,상기 제 1 단계는,상기 액티브 영역 정의로 채널 영역을 10~50 nm 선폭을 갖도록 하고,상기 채널 영역의 선폭 사이에는 절연막을 채우는 평탄화 공정이 더 포함된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 11 |
11 SOI 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 게이트 절연막을 형성하는 제 1 단계와;상기 게이트 절연막 상부에 게이트 물질을 증착하는 제 2 단계와;상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트를 형성하는 제 3 단계와;상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 제 1 절연 측벽 스페이서를 형성하는 제 4 단계와;상기 구조 전면에 제 2 절연 물질을 증착하고 식각하여 제 2 절연 측벽 스페이서를 형성하는 제 5 단계와;상기 제 2 절연 측벽 스페이서 하단에 새부리 모양의 LOCOS 절연막이 형성되도록 LOCOS 공정을 수행하는 제 6 단계와;상기 제 1 절연 측벽 스페이서를 식각하고 노출된 단결정실리콘층에 소정 깊이로 트랜치를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 12 |
12 제 11 항에 있어서,상기 트랜치의 깊이는 상기 노출된 단결정실리콘층 두께의 1/3~2/3인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 13 |
13 제 12 항에 있어서,상기 제 1 절연 물질은 질화물(nitride)이고,상기 제 2 절연 물질은 TEOS인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 14 |
14 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,상기 제 6 단계의 LOCOS 공정을 수행하기 전 또는 상기 LOCOS 공정을 수행한 후에 소스/드레인 영역 형성을 위한 이온주입공정이 진행되는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 15 |
15 제 14 항에 있어서,상기 제 1 단계에서 SOI 기판에 액티브 영역 형성시 N형 또는 P형 불순물로 채널 도핑 공정을 더 진행하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 16 |
16 제 14 항에 있어서,상기 제 1 단계는,상기 액티브 영역 정의로 채널 영역을 10~50 nm 선폭을 갖도록 하고,상기 채널 영역의 선폭 사이에는 절연막을 채우는 평탄화 공정이 더 포함된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 국가 R&D 정보가 없습니다. |
|---|
| 공개전문 정보가 없습니다 |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-0800508-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20061227 출원 번호 : 1020060135425 공고 연월일 : 20080204 공고 번호 : 특허결정(심결)연월일 : 20071119 청구범위의 항수 : 16 유별 : H01L 29/775 발명의 명칭 : 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그제조방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 재단법인 서울대학교산학협력재단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 472,500 원 | 2008년 01월 28일 | 납입 |
| 제 4 년분 | 금 액 | 392,000 원 | 2011년 01월 04일 | 납입 |
| 제 5 년분 | 금 액 | 588,000 원 | 2012년 07월 31일 | 납입 |
| 제 6 년분 | 금 액 | 392,000 원 | 2013년 01월 28일 | 납입 |
| 제 7 년분 | 금 액 | 708,000 원 | 2014년 01월 09일 | 납입 |
| 제 8 년분 | 금 액 | 708,000 원 | 2015년 01월 20일 | 납입 |
| 제 9 년분 | 금 액 | 708,000 원 | 2015년 12월 24일 | 납입 |
| 제 10 년분 | 금 액 | 1,120,000 원 | 2016년 12월 27일 | 납입 |
| 제 11 년분 | 금 액 | 1,120,000 원 | 2017년 12월 21일 | 납입 |
| 제 12 년분 | 금 액 | 1,120,000 원 | 2019년 08월 28일 | 납입 |
| 제 13 년분 | 금 액 | 620,000 원 | 2020년 01월 02일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | 특허출원서 | 2006.12.27 | 수리 (Accepted) | 1-1-2006-0972068-80 |
| 2 | 선행기술조사의뢰서 | 2007.08.03 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2007.09.17 | 수리 (Accepted) | 9-1-2007-0056989-62 |
| 4 | 등록결정서 | 2007.11.19 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0614042-88 |
| 5 | 출원인정보변경(경정)신고서 | 2008.01.29 | 수리 (Accepted) | 4-1-2008-5015497-73 |
| 6 | 출원인정보변경(경정)신고서 | 2014.08.22 | 수리 (Accepted) | 4-1-2014-5100909-62 |
| 7 | 출원인정보변경(경정)신고서 | 2015.03.20 | 수리 (Accepted) | 4-1-2015-5036045-28 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1415073617 |
|---|---|
| 세부과제번호 | 2300050007000013000002 |
| 연구과제명 | 기능성나노전자소자및회로응용기술개발 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가원 |
| 연구주관기관명 | 포항공과대학교 |
| 성과제출연도 | 2001 |
| 연구기간 | 200110~200407 |
| 기여율 | 1 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | NT(나노기술) |
| 과제고유번호 | 1345071105 |
|---|---|
| 세부과제번호 | 과06A1604 |
| 연구과제명 | 정보기술사업단 |
| 성과구분 | 등록 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 한국학술진흥재단 |
| 연구주관기관명 | 서울대학교 |
| 성과제출연도 | 2008 |
| 연구기간 | 200603~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | IT(정보기술) |
특허성과
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