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그래핀층;상기 그래핀층과 교차하도록 배치되는 적어도 하나의 프로그래밍 전극;상기 그래핀층과 상기 프로그래밍 전극의 사이에 배치되는 강유전체층; 상기 그래핀층의 일단에 배치되는 소스 전극; 및상기 그래핀층의 타단에 배치되는 드레인 전극을 포함하는 메모리 소자
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제1항에 있어서,상기 적어도 하나의 프로그래밍 전극은 상기 그래핀층의 상부에 배치되고, 상기 그래핀층의 하부에는 기판이 더 배치되는 메모리 소자
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제1항에 있어서,상기 적어도 하나의 프로그래밍 전극은 상기 그래핀층의 하부에 배치되고,상기 적어도 하나의 프로그래밍 전극의 하부에는 기판이 더 배치되는 메모리 소자
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제1항에 있어서,상기 강유전체층은 PZT[Pb(Zr, Ti)O3], SBT(SrBi2Ti2O9), BLT[Bi(La, Ti)O3], PLZT[Pb(La, Zr)TiO3], BST[Bi(Sr, Ti)O3], P(VDF-TrFE) 및 PVDF 중에서 선택되는 적어도 어느 하나를 함유하는 메모리 소자
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제1항에 있어서,상기 프로그래밍 전극은 금속 또는 도전성 산화물을 함유하는 메모리 소자
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제1항에 있어서,상기 프로그래밍 전극은 1개이며,상기 프로그래밍 전극에 양(+) 또는 음(-)의 프로그래밍 전압을 인가하여 상기 그래핀층에 흐르는 전류 레벨을 조절하며, 상기 전류 레벨의 차이로 온/오프 상태를 정의하는 메모리 소자
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제1항에 있어서,상기 적어도 하나의 프로그래밍 전극은 서로 이격 배치되는 제1 프로그래밍 전극과 제2 프로그래밍 전극을 포함하고,상기 제1 프로그래밍 전극과 상기 제2 프로그래밍 전극에 서로 동일하거나, 서로 다른 극성의 프로그래밍 전압을 인가하여 2비트를 구현하는 메모리 소자
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제7항에 있어서,상기 제1 프로그래밍 전극에 인가되는 제1 프로그래밍 전압과, 상기 제2 프로그래밍 전극에 인가되는 제2 프로그래밍 전압은 서로 다른 극성을 가져, 상기 그래핀층 내에 p-n 접합이 형성되는 메모리 소자
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기판을 제공하는 단계;상기 기판 상에 그래핀층을 형성하는 단계;상기 그래핀층의 양단에 소스 전극과 드레인 전극을 형성하는 단계;상기 그래핀층 상에 강유전체층을 형성하는 단계; 및 상기 강유전체층 상에 적어도 하나의 프로그래밍 전극을 형성하는 단계를 포함하는 메모리 소자의 제조방법
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제9항에 있어서,상기 소스 전극과 드레인 전극을 형성하는 단계는,상기 그래핀층 상에 도전성 물질을 도포하고 패터닝한 후, 습식 식각하는 단계인 메모리 소자의 제조방법
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제9항에 있어서,상기 강유전체층을 형성하는 단계는, 상기 그래핀층 상에 강유전체 물질을 도포하고 패터닝한 후, O2 플라즈마 식각하는 단계인 메모리 소자의 제조방법
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