| 1 |
1
단결정체이고, 하기 관계식 1을 만족하며 8nm 이하의 두께를 갖는 단결정 실리콘 박막
|
| 2 |
2
제 1항에 있어서,RMS 표면 거칠기가 0
|
| 3 |
3
제 1항에 있어서,상기 단결정 실리콘 박막의 두께는 1nm 내지 3
|
| 4 |
4
제 3항에 있어서,하기 관계식 2를 만족하는 단결정 실리콘 박막
|
| 5 |
5
제 4항에 있어서,RMS 표면 거칠기가 0
|
| 6 |
6
제 1항에 있어서,상기 박막은 지지체에 의해 지지된 단결정 실리콘 박막
|
| 7 |
7
제 6항에 있어서,상기 지지체는 플렉시블 지지체인 단결정 실리콘 박막
|
| 8 |
8
제 6항에 있어서,상기 지지체는 50 내지 500nm 두께의 실리콘 산화막을 포함하는 단결정 실리콘 박막
|
| 9 |
9
제 1항 내지 제 8항 중 어느 한 항에 따른 단결정 실리콘 박막을 포함하는 소자
|
| 10 |
10
제 9항에 있어서,상기 소자는 p-n 다이오드, p-i-n 다이오드, 접합형 트랜지스터(BJT) 또는 전계효과 트랜지스터(FET)인 소자
|
| 11 |
11
채널이 형성되는 반도체로 제 1항 내지 제 8항 중 어느 한 항에 따른 단결정 실리콘 박막을 포함하는 전계효과 트랜지스터
|
| 12 |
12
제 11항에 있어서,상온 양자 구속 효과를 갖는 전계효과 트랜지스터
|
| 13 |
13
제 11항에 있어서,상기 트랜지스터의 드레인 전류(Ids) 대 소스 전압 기준 게이트 전압(Vgs)기준, Vgs가 증가함에 따라, Ids의 단계적 증진(step-like increasement)이 이루어지는 전계효과 트랜지스터
|
| 14 |
14
제 11항에 있어서,상기 트랜지스터는 상기 단결정 실리콘 박막과 접하여 위치하는 50 내지 500nm 두께의 실리콘 산화막을 포함하는 전계효과 트랜지스터
|
| 15 |
15
제 11항에 따른 전계효과 트랜지스터를 포함하는, 스위치, 인버터, 메모리, 논리 게이트, 래치, 레지스터, 증폭기 및 신호처리기 중 하나 이상 또는 둘 이상의 결합체를 포함하는 전자 부품
|
| 16 |
16
제 1항 내지 제 8항 중 어느 한 항에 따른 단결정 실리콘 박막의 제조방법이며,실리콘 온 인슐레이터(SOI; silicon on Insulator) 기판의 실리콘을 열적 산화시키고, 산화에 의해 생성된 실리콘 산화막을 제거하는 산화-제거 단계를 포함하며, 2회 이상 수행되는 상기 산화-제거 단계에 의해 8nm 이하의 두께를 갖는 단결정 실리콘 박막이 수득되되,상기 2회 이상 수행되는 산화-제거 단계 중, 적어도, 상기 8nm 이하의 두께를 갖는 단결정 실리콘 박막이 수득되는 마지막 산화-제거 단계의 열적 산화는 800℃ 이하의 온도에서 수행되는 저온 산화인 단결정 실리콘 박막의 제조방법
|
| 17 |
17
제 16항에 있어서,상기 산화-제거 단계는 n(n은 2 ≤ n ≤m의 자연수이며, m은 3 내지 50의 자연수)회 수행되며, 적어도, 마지막 수행되는 n회 산화-제거 단계 및 n-1회 산화-제거 단계에서 상기 저온 산화가 수행되는 단결정 실리콘 박막의 제조방법
|
| 18 |
18
제 17항에 있어서,상기 n회 수행되는 산화-제거 단계에서, n-k(2≤k≤5의 자연수)회 산화제거 단계에서 n회 산화-제거 단계까지 저온 산화가 수행되는 단결정 실리콘 박막의 제조방법
|
| 19 |
19
제 16항에 있어서,상기 저온 산화가 수행되는 온도는 500 내지 800℃인 단결정 실리콘 박막의 제조방법
|
| 20 |
20
제 16항에 있어서,상기 2회 이상 수행되는 산화-제거 단계에서, 저온 산화에 의한 산화-제거 단계 전, 900℃ 내지 1300℃에서 열적 산화가 수행되는 고온 산화에 의한 산화-제거 단계에 의해, 50nm 내지 10nm의 두께를 갖는 실리콘 박막이 제조되는 단결정 실리콘 박막의 제조방법
|
| 21 |
21
제 16항에 따른 제조방법으로 8nm 이하의 두께를 갖는 단결정 실리콘 박막을 제조하는 단계를 포함하는 소자의 제조방법
|
| 22 |
22
제 21항에 있어서,상기 실리콘 박막의 제조 단계 전, 실리콘 온 인슐레이터 기판의 실리콘에 불순물 도핑 및 활성화에 의한 도핑 영역 형성 단계를 더 포함하는 소자의 제조방법
|
| 23 |
23
제 21항에 있어서,a) 실리콘 온 인슐레이터(SOI; silicon on Insulator) 기판에 불순물을 도핑하고 활성화하여 도핑 영역을 형성하는 단계;b) 상기 8nm 이하의 두께를 갖는 단결정 실리콘 박막을 제조하는 단계;c) 상기 단결정 실리콘 박막 상 게이트 절연체를 형성하고 게이트 절연체 상부로 게이트 전극을 형성하는 단계; 및d) 상기 게이트 절연체를 사이에 두고 서로 대향하도록 상기 단결정 실리콘 박막 상에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 소자의 제조방법
|
| 24 |
24
제 23항에 있어서,상기 d) 단계 후, 실리콘 온 인슐레이터 기판의 BOX(Buried Oxide) 하부의 실리콘을 제거하는 단계를 더 포함하는 소자의 제조방법
|
