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독립된 듀얼 게이트의 핀펫 구조를 갖는 터널링 전계효과 트랜지스터 및 그 제조방법

  • 기술번호 : KST2015136108
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 반도체 핀의 양측에 독립적으로 동작 되도록 분리된 수직형 듀얼 게이트(dual gates)를 갖는 터널링 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
Int. CL H01L 29/78 (2006.01.01) H01L 21/336 (2006.01.01)
CPC H01L 29/7855(2013.01) H01L 29/7855(2013.01) H01L 29/7855(2013.01) H01L 29/7855(2013.01)
출원번호/일자 1020120052537 (2012.05.17)
출원인 서울대학교산학협력단, 서강대학교산학협력단
등록번호/일자 10-1286707-0000 (2013.07.10)
공개번호/일자
공고번호/일자 (20130716) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.05.17)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구
2 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울 서초구
2 김상완 대한민국 서울 관악구
3 최우영 대한민국 서울 동작구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
2 서강대학교산학협력단 서울특별시 마포구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2012.05.17 수리 (Accepted) 1-1-2012-0395663-10
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2012.05.24 수리 (Accepted) 1-1-2012-0417157-24
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
4 선행기술조사의뢰서
Request for Prior Art Search
2013.03.13 수리 (Accepted) 9-1-9999-9999999-89
5 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2013.03.14 수리 (Accepted) 1-1-2013-0220681-18
6 선행기술조사보고서
Report of Prior Art Search
2013.04.09 수리 (Accepted) 9-1-2013-0026169-00
7 등록결정서
Decision to grant
2013.05.27 발송처리완료 (Completion of Transmission) 9-5-2013-0361619-51
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
일정 높이의 반도체 핀이 형성된 반도체 기판;상기 반도체 핀을 사이에 두고 양측으로 각각 소정의 거리 떨어진 위치의 상기 반도체 기판에 형성된 p+ 영역과 n+ 영역;상기 반도체 핀의 일측과 상기 n+ 영역 사이에 제 1 게이트 절연막을 사이에 두고 형성된 제 1 게이트; 및상기 반도체 핀의 타측과 상기 p+ 영역 사이에 제 2 게이트 절연막을 사이에 두고 상기 제 1 게이트와 전기적으로 분리되도록 형성된 제 2 게이트를 포함하여 구성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
2 2
제 1 항에 있어서,상기 제 1 게이트 및 상기 제 2 게이트는 서로 다른 물질로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
3 3
제 1 항에 있어서,상기 제 1 게이트 및 상기 제 2 게이트는 반도체 물질에 서로 다른 불순물이 도핑되어 형성되거나 동일한 불순물로 도핑 농도가 서로 다르게 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
4 4
제 3 항에 있어서,상기 제 1 게이트는 상기 n+ 영역에 도핑된 불순물과 동일한 n형 불순물로 도핑되어 형성되고,상기 제 2 게이트는 상기 p+ 영역에 도핑된 불순물과 동일한 p형 불순물로 도핑되어 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
5 5
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 반도체 핀의 높이는 터널링 접합 면적을 결정하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
6 6
제 5 항에 있어서,상기 반도체 핀 및 상기 반도체 기판은 실리콘, 실리콘게르마늄, 게르마늄 및 3-5족 화합물 반도체 물질 중 어느 하나 이상으로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
7 7
제 6 항에 있어서,상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막은 실리콘 산화막 (SiO2), 스트론튬 산화막(SrO), 실리콘 질화막(Si3N4), 알루미늄 산화막(A12O3), 마그네슘 산화막(MgO), 스칸듐 산화막(Sc2O3), 가돌리늄 산화막(Gd2O3), 이트륨 산화막(Y2O3), 사마륨 산화막(Sm2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈 산화막(Ta2O5), 바륨 산화막(BaO) 및 비스무스 산화막(Bi2O3) 중 어느 하나로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
8 8
반도체 기판에 하드 마스크를 형성하는 제 1 단계;상기 하드 마스크의 일 측벽에 측벽 스페이서를 형성하는 제 2 단계;상기 하드 마스크 및 상기 측벽 스페이서를 식각 마스크로 하여 상기 반도체 기판을 비등방성으로 일정 깊이 식각하여 일측으로 단차지게 하는 제 3 단계;상기 반도체 기판의 단차진 일측에 제 1 게이트 절연막을 형성하는 제 4 단계;상기 기판 전면에 제 1 게이트 물질을 증착하고 비등방성으로 식각하여 상기 반도체 기판의 단차진 일측 측벽에 상기 제 1 게이트 절연막을 사이에 두고 제 1 게이트를 형성하는 제 5 단계;상기 기판 전면에 제 1 도전형 불순물을 도핑하여 상기 제 1 게이트 일측으로 상기 반도체 기판에 제 1 도전형 고농도 도핑 영역을 형성하는 제 6 단계;상기 기판 전면에 더미 절연막을 증착하고 상기 하드 마스크가 드러나도록 평탄화시키는 제 7 단계;상기 하드 마스크를 제거하고 상기 측벽 스페이서 및 상기 더미 절연막을 식각 마스크로 하여 상기 반도체 기판의 타측을 비등방성으로 일정 깊이 식각하여 반도체 핀을 형성하는 제 8 단계;상기 반도체 핀이 형성된 상기 반도체 기판의 타측에 제 2 게이트 절연막을 형성하는 제 9 단계;상기 기판 전면에 제 2 게이트 물질을 증착하고 비등방성으로 식각하여 상기 반도체 기판의 타측에 상기 제 2 게이트 절연막을 사이에 두고 제 2 게이트를 형성하는 제 10 단계; 및상기 기판 전면에 제 2 도전형 불순물을 도핑하여 상기 제 2 게이트 일측으로 상기 반도체 기판에 제 2 도전형 고농도 도핑 영역을 형성하는 제 11 단계를 포함하여 구성된 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
9 9
제 8 항에 있어서,상기 제 1 게이트 물질 및 상기 제 2 게이트 물질은 일함수가 서로 다른 물질인 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
10 10
제 8 항에 있어서,상기 제 1 게이트 물질 및 상기 제 2 게이트 물질은 반도체 물질이고,상기 제 6 단계에서 상기 제 1 도전형 불순물의 도핑은 상기 제 1 게이트에도 동시에 도핑 되고,상기 제 11 단계에서 상기 제 2 도전형 불순물의 도핑은 상기 제 2 게이트에도 동시에 도핑 되는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
11 11
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,상기 제 3 단계 및 상기 제 8 단계에서 상기 반도체 기판의 식각 깊이는 서로 동일하게 하고, 상기 제 4 단계에서 상기 제 1 게이트 절연막 형성 및 상기 제 9 단계에서 제 2 게이트 절연막 형성은 열 산화공정을 통하여 이루어지는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
12 12
제 11 항에 있어서,상기 제 1 단계 이전에 상기 반도체 기판에 버퍼층을 먼저 형성하고, 상기 버퍼층 상에 상기 하드 마스크를 형성하고,상기 제 3 단계에서 상기 반도체 기판 식각시 상기 하드 마스크 및 상기 측벽 스페이서 일측으로 드러난 상기 버퍼층을 먼저 식각하여 제거하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
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