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반도체 칩, 3차원 적층 칩 및 3차원 적층 칩 패키지

  • 기술번호 : KST2015115513
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 칩은 기판; 상기 기판의 일면에 형성된 활성층; 상기 기판의 타면에 적층된 수동 소자들; 및 상기 수동 소자들 및 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함한다. 상기 복수의 동축 관통 실리콘 비아들 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들에 신호 또는 전원 전압을 전달하는 제1 비아부; 상기 제1 비아부를 둘러싸며 상기 수동 소자들에 접지 전압을 전달하는 제2 비아부; 및 상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고, 상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성된다.
Int. CL H01L 23/48 (2006.01)
CPC H01L 25/073(2013.01) H01L 25/073(2013.01) H01L 25/073(2013.01) H01L 25/073(2013.01)
출원번호/일자 1020120006092 (2012.01.19)
출원인 한국과학기술원
등록번호/일자
공개번호/일자 10-2013-0085148 (2013.07.29) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.01.19)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김정호 대한민국 대전 유성구
2 김기영 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.01.19 수리 (Accepted) 1-1-2012-0050494-43
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
3 선행기술조사의뢰서
Request for Prior Art Search		 2013.04.02 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2013.05.09 수리 (Accepted) 9-1-2013-0036792-14
5 의견제출통지서
Notification of reason for refusal		 2013.05.16 발송처리완료 (Completion of Transmission) 9-5-2013-0339557-57
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.07.05 수리 (Accepted) 1-1-2013-0604882-84
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.07.05 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0604881-38
8 거절결정서
Decision to Refuse a Patent		 2013.11.20 발송처리완료 (Completion of Transmission) 9-5-2013-0803798-50
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판의 일면에 형성된 활성층;상기 기판의 타면에 적층된 수동 소자들; 및상기 수동 소자들 및 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함하고,상기 복수의 동축 관통 실리콘 비아들 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들에 신호 또는 전원 전압을 전달하는 제1 비아부;상기 제1 비아부를 둘러싸며 상기 수동 소자들에 접지 전압을 전달하는 제2 비아부; 및상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고,상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성되는 반도체 칩
2 2
제1항에 있어서,상기 수동 소자들은 표면 실장 형태의 커패시터들인 것을 특징으로 하는 반도체 칩
3 3
제1항에 있어서, 상기 복수의 동축 관통 실리콘 비아들은 레이저 공정을 통하여 형성되며, 상기 제1 비아부와 상기 제2 비아부 내부에는 도전성 물질이 충진되고, 상기 절연부 내부에는 절연성 물질이 충진되는 것을 특징으로 하는 반도체 칩
4 4
적층된 복수의 반도체 칩들; 및상기 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동 소자들을 포함하고,상기 복수의 반도체 칩들 각각은,기판;상기 기판의 일면에 형성된 활성층;상기 수동 소자들 또는 상기 복수의 반도체 칩들 중 인접한 반도체 칩과 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함하고,상기 복수의 동축 관통 실리콘 비아들 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 신호 또는 전원 전압을 전달하는 제1 비아부;상기 제1 비아를 둘러싸며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 접지 전압을 전달하는 제2 비아부; 및상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고,상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성되는 3차원 적층 칩
5 5
제4항에 있어서,상기 수동 소자들은 표면 실장 형태의 커패시터들인 것을 특징으로 하는 3차원 적층 칩
6 6
제4항에 있어서, 상기 복수의 동축 관통 실리콘 비아들은 레이저 공정을 통하여 형성되며, 상기 제1 비아부와 상기 제2 비아부 내부에는 도전성 물질이 충진되고, 상기 절연부 내부에는 절연성 물질이 충진되는 것을 특징으로 하는 3차원 적층 칩
7 7
베이스 기판;상기 베이스 기판 상에 적층되는 복수의 반도체 칩들; 및상기 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동 소자들을 포함하고,상기 복수의 반도체 칩들 각각은,기판;상기 기판의 일면에 형성된 활성층;상기 수동 소자들 또는 상기 복수의 반도체 칩들 중 인접한 반도체 칩과 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함하고,상기 복수의 동축 관통 실리콘 비아들 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 신호 또는 전원 전압을 전달하는 제1 비아부;상기 제1 비아를 둘러싸며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 접지 전압을 전달하는 제2 비아부; 및상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고,상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성되는 3차원 적층 칩 패키지
8 8
제7항에 있어서, 상기 수동 소자들은 표면 실장 형태의 커패시터들인 것을 특징으로 하는 3차원 적층 칩 패키지
9 9
제7항에 있어서, 상기 복수의 동축 관통 실리콘 비아들은 레이저 공정을 통하여 형성되며, 상기 제1 비아부와 상기 제2 비아부 내부에는 도전성 물질이 충진되고, 상기 절연부 내부에는 절연성 물질이 충진되는 것을 특징으로 하는 3차원 적층 칩 패키지
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국과학기술원 산업원천기술개발사업 웨이퍼레벨 3차원 IC 설계 및 집적기술
2 지식경제부 ㈜동부하이텍 산업융합원천기술개발사업 시스템 반도체를 위한 3D Integration 요소 공정 기술 개발