맞춤기술찾기
이전대상기술
수직 적층된 ＳＳＬ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법
- 기술번호 : KST2014053118
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직으로 적층된 복수개의 스트링선택라인들을 구비함으로써, 각 층을 기존 낸드 동작 방식으로 구동할 수 있어 주변회로와의 호환성을 높일 수 있게 되었고, 층 선택을 위한 추가면적을 최소화시킬 수 있게 된 효과가 있으며, 반도체 기판으로부터 적층매개층을 이용한 에피텍시로 성장시킨 단결정반도체층으로 액티브라인을 형성하고, 수평 및 수직 이격 거리를 공정상 얼마든지 조절 가능하므로, 용이하게 수직으로 적층된 스트링선택라인들을 형성할 수 있는 효과도 있다. |
|---|---|
| Int. CL | H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01) |
| CPC | H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) |
| 출원번호/일자 | 1020110106525 (2011.10.18) |
| 출원인 | 서울대학교산학협력단 |
| 등록번호/일자 | 10-1263313-0000 (2013.05.06) |
| 공개번호/일자 | 10-2013-0042302 (2013.04.26) 문서열기 |
| 공고번호/일자 | (20130515) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2011.10.18) |
| 심사청구항수 | 15 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박병국 | 대한민국 | 서울특별시 서초구 |
| 2 | 김윤 | 대한민국 | 서울특별시 동작구 |
| 3 | 서주연 | 대한민국 | 서울특별시 서초구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2011.10.18 | 수리 (Accepted) | 1-1-2011-0814213-16 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2012.05.14 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2012.06.19 | 수리 (Accepted) | 9-1-2012-0047064-17 |
| 4 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 5 | 의견제출통지서 Notification of reason for refusal |
2013.01.30 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0066497-80 |
| 6 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2013.02.04 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2013-0101803-89 |
| 7 | 등록결정서 Decision to grant |
2013.04.25 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0282383-95 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 제 1 방향으로 일정거리 길이를 갖으며 상기 제 1 방향과 수직한 제 2 방향 및 제 3 방향으로 각각 일정 거리 이격되며 형성된 복수개의 액티브라인들;상기 각 액티브라인과 수직하게 전하저장층을 포함하는 절연막층을 사이에 두고 감싸며 상기 제 1 방향으로 일정 거리 이격되어 형성된 복수개의 워드라인들;상기 복수개의 워드라인들 일측에 상기 제 1 방향으로 이격되어 상기 복수개의 액티브라인들을 층별로 게이트 절연막을 사이에 두고 감싸며 층간 절연막을 사이에 두고 수직으로 적층 형성된 복수개의 스트링선택라인들; 및상기 복수개의 워드라인들 타측에 상기 제 1 방향과 반대방향으로 이격되어 상기 복수개의 액티브라인들을 절연막층을 사이에 두고 감싸며 형성된 접지선택라인을 포함하여 구성된 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 2 |
2 제 1 항에 있어서,상기 복수개의 액티브라인들은 각 층별로 상기 복수개의 스트링선택라인들을 지나 상기 제 2 방향으로 형성된 복수개의 비트라인컨택들에 각각 전기적으로 연결되고,상기 복수개의 비트라인컨택들은 각각 상기 제 3 방향으로 수직으로 적층된 복수개의 액티브라인들과 전기적으로 연결되며 비트라인을 통하여 비트라인 디코더 회로부에 연결되는 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 3 |
3 제 2 항에 있어서,상기 복수개의 스트링선택라인들은 상기 복수개의 비트라인컨택들과 상기 복수개의 워드라인들 사이에서 상기 층간 절연막을 사이에 두고 하나의 스트링선택라인 폭을 갖고 수직으로 적층되고, 상기 각 스트링선택라인의 길이방향 일단에는 계단 형상의 컨택부가 형성된 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 4 |
4 제 3 항에 있어서,상기 계단 형상의 컨택부 좌, 우측에는 상기 비트라인 디코더 회로부와 이웃한 일측에 스트링선택라인 디코더 회로부가 배치되고, 타측에 워드라인 디코더 회로부가 배치되도록 한 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 5 |
5 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 복수개의 액티브라인들은 상기 제 2 방향으로 수평하게 이격된 거리보다 상기 제 3 방향으로 수직하게 이격된 거리가 더 큰 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 6 |
6 제 5 항에 있어서,상기 접지선택라인을 지난 상기 복수개의 액티브라인들의 각 타단에는 상기 접지선택라인과 나란하게 공통소스라인이 형성되고,상기 공통소스라인 일측에는 상기 복수개의 액티브라인들과 일체로 연결된 바디 영역이 형성된 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 7 |
7 제 5 항에 있어서,상기 각 액티브라인은 단결정반도체층인 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 8 |
8 제 7 항에 있어서,상기 각 워드라인이 지나는 상기 각 액티브라인의 단면은 사각형, 원형 및 타원형 중에서 어느 하나이고,상기 각 워드라인은 상기 각 액티브라인의 외주면을 감싸며 지나가는 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 9 |
9 제 7 항에 있어서,상기 각 워드라인은 상기 각 액티브라인의 양측면을 감싸며 지나가는 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 10 |
10 제 5 항에 있어서,상기 전하저장층은 질화물층 또는 도전성 물질층인 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이 |
| 11 |
11 소정의 반도체 기판 상에 에피텍시(epitaxy)법으로 적층매개층과 단결정반도체층을 2 이상 n번 교대로 반복 적층시킨 후, n번째 단결정반도체층 상부에 n+1번째 적층매개층을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층 상부에 제 1 식각 마스크를 형성시키는 제 1 단계;상기 제 1 식각 마스크를 이용하여 상기 n+1번째 적층매개층부터 n번 교대로 반복 적층된 단결정반도체층과 적층매개층을 순차 식각하여 일정 수평거리로 이격되며 복수개의 담장 형상 적층 구조들을 형성하는 제 2 단계;상기 기판 전면에 제 1 절연막을 증착하고 평탄화시킨 다음, 제 2 식각 마스크를 형성하고, 상기 제 2 식각 마스크를 이용하여 상기 제 1 절연막을 비등방성으로 식각하여 상기 각 담장 형상 적층 구조 중 스트링선택라인 형성영역을 연 다음, 상기 스트링선택라인 형성영역의 적층매개층을 식각하여 상기 단결정반도체층만 드러나게 하는 제 3 단계;상기 스트링선택라인 형성영역에 드러난 상기 단결정반도체층 상에 게이트 절연막을 형성하고 도핑된 반도체 물질을 증착하여 n개의 스트링선택라인들을 형성하는 제 4 단계; 및상기 기판 전면에 다시 제 2 절연막을 증착하고 평탄화시킨 다음, 둘 이상의 식각 마스크들을 교대로 형성하며, 복수개의 워드라인들 및 접지선택라인 형성영역을 순차로 열고, 적층매개층을 식각하여 상기 단결정반도체층만 드러나도록 한 다음, 복수개의 워드라인들, 접지선택라인 및 공통접지라인을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법 |
| 12 |
12 제 11 항에 있어서,상기 제 4 단계는,상기 게이트 절연막 상에 상기 도핑된 반도체 물질로 일정 두께 증착한 다음, 제 3 절연막을 상기 스트링선택라인 형성영역에 다시 채우고 상기 도핑된 반도체 물질이 드러날 때까지 상기 제 3 절연막을 식각하는 제 4-1 단계;상기 제 1 절연막 및 상기 제 3 절연막을 마스크로 하여 드러난 상기 도핑된 반도체 물질을 건식 식각하여 스트링선택라인 양측으로 상하간 연결된 부위가 드러나게 하는 제 4-2 단계; 및상기 제 1 절연막 및 상기 제 3 절연막 사이로 드러난 상기 도핑된 반도체 물질을 등방성으로 식각하여 상기 스트링선택라인 양측의 상하간 연결된 부위가 분리되어 상기 n개의 스트링선택라인들을 형성하는 제 4-3 단계로 포함하여 구성된 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법 |
| 13 |
13 제 12 항에 있어서,상기 제 4-1 단계 이전으로, 상기 게이트 절연막 형성 전에 상기 스트링선택라인 형성영역에 드러난 상기 단결정반도체층을 라운딩하는 공정을 더 진행하는 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법 |
| 14 |
14 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,상기 제 1 단계에서 상기 제 1 식각 마스크는 상기 제 2 단계에서 상기 복수개의 담장 형상 적층 구조들 사이의 수평거리가 상기 적층매개층의 적층 두께보다 작도록 형성하는 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법 |
| 15 |
15 제 14 항에 있어서,상기 제 5 단계에서 상기 복수개의 워드라인들 형성은 순차적으로 적층매개층을 식각하며 제 4 절연막으로 채운 다음, 상기 제 4 절연막을 사이에 두고 드러난 상기 단결정반도체층를 라운딩시키고, 이어 상기 단결정반도체층 상에 전하저장층을 포함한 제 5 절연막을 형성하고 금속 물질을 증착하여 워드라인을 형성하는 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 지식경제부 | 서울대학교 산학협력단 | 산업원천기술개발사업(정보통신) | 차세대 메모리용 3D 적층 신소자 및 핵심소재 공정기술 개발 |
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1263313-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20111018 출원 번호 : 1020110106525 공고 연월일 : 20130515 공고 번호 : 특허결정(심결)연월일 : 20130425 청구범위의 항수 : 15 유별 : H01L 27/115 발명의 명칭 : 수직 적층된 ＳＳＬ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 315,000 원 | 2013년 05월 06일 | 납입 |
| 제 4 년분 | 금 액 | 259,000 원 | 2016년 01월 28일 | 납입 |
| 제 5 년분 | 금 액 | 259,000 원 | 2017년 04월 21일 | 납입 |
| 제 6 년분 | 금 액 | 185,000 원 | 2018년 04월 25일 | 납입 |
| 제 7 년분 | 금 액 | 375,200 원 | 2019년 09월 02일 | 납입 |
| 제 8 년분 | 금 액 | 345,050 원 | 2020년 05월 13일 | 납입 |
- 본 '원본보기 서비스'는 참고용이므로, 일부 오류 및 누락이 발생할 수 있습니다.
- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2011.10.18 | 수리 (Accepted) | 1-1-2011-0814213-16 |
| 2 | 선행기술조사의뢰서 | 2012.05.14 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2012.06.19 | 수리 (Accepted) | 9-1-2012-0047064-17 |
| 4 | 출원인정보변경(경정)신고서 | 2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 5 | 의견제출통지서 | 2013.01.30 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0066497-80 |
| 6 | [명세서등 보정]보정서 | 2013.02.04 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2013-0101803-89 |
| 7 | 등록결정서 | 2013.04.25 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0282383-95 |
| 8 | 출원인정보변경(경정)신고서 | 2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 9 | 출원인정보변경(경정)신고서 | 2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 10 | 출원인정보변경(경정)신고서 | 2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 11 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 12 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 기술번호 | KST2014053118 |
|---|---|
| 자료제공기관 | NTB |
| 기술공급기관 | 서울대학교 |
| 기술명 | 수직 적층된 ＳＳＬ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법 |
| 기술개요 |
본 발명은 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직으로 적층된 복수개의 스트링선택라인들을 구비함으로써, 각 층을 기존 낸드 동작 방식으로 구동할 수 있어 주변회로와의 호환성을 높일 수 있게 되었고, 층 선택을 위한 추가면적을 최소화시킬 수 있게 된 효과가 있으며, 반도체 기판으로부터 적층매개층을 이용한 에피텍시로 성장시킨 단결정반도체층으로 액티브라인을 형성하고, 수평 및 수직 이격 거리를 공정상 얼마든지 조절 가능하므로, 용이하게 수직으로 적층된 스트링선택라인들을 형성할 수 있는 효과도 있다. |
| 개발상태 | 기술개발진행중 |
| 기술의 우수성 | |
| 응용분야 |
ㅇ 적용분야 : * 메모리제품 - 모바일 부품의 핵심 부품에 활용 |
| 시장규모 및 동향 | |
| 희망거래유형 | 라이센스, |
| 사업화적용실적 | |
| 도입시고려사항 |
| 과제고유번호 | 1415131531 |
|---|---|
| 세부과제번호 | 10035320 |
| 연구과제명 | 차세대 메모리용 3D 적층 신소자 및 핵심소재 공정기술 개발 |
| 성과구분 | 등록 |
| 부처명 | 미래창조과학부 |
| 연구관리전문기관명 | |
| 연구주관기관명 | |
| 성과제출연도 | 2013 |
| 연구기간 | 201003~201502 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415115426 |
|---|---|
| 세부과제번호 | 10035320 |
| 연구과제명 | 차세대 메모리용 3D 적층 신소자 및 핵심소재 공정기술 개발 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 서울대학교산학협력단 |
| 성과제출연도 | 2011 |
| 연구기간 | 201003~201502 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
특허성과
| [1020130111686] | 전계효과 트랜지스터 및 그 제조방법 | 새창보기 |
|---|---|---|
| [1020130056843] | 3차원 구조의 비휘발성 메모리 소자의 제조방법 | 새창보기 |
| [1020130038966] | 메모리 소자 및 그 제작방법 | 새창보기 |
| [1020130018146] | 스트링선택트랜지스터들의 문턱전압을 모니터링하는 ＳＳＬ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법 | 새창보기 |
| [1020120088191] | 벌크형 나노구조 트랜지스터 및 이의 제조방법 | 새창보기 |
| [1020110106525] | 수직 적층된 ＳＳＬ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법 | 새창보기 |
| [1020110076104] | 광유기 플래시 메모리 소자 및 그 제조방법, 광 검출기 | 새창보기 |
| [1020110064318] | 3차원 적층형 메모리 어레이의 컨택 형성 방법 | 새창보기 |
| [1020100111360] | 광 소자 및 그 제작 방법 | 새창보기 |
| [1020100106693] | 커패시터리스 디램 소자 | 새창보기 |
| [1020100085879] | 스위치 소자 및 그 제조방법 | 새창보기 |
| [1020090078503] | 트랜지스터의 변형 채널 제조 방법 | 새창보기 |
중요키워드
| [KST2016009033][서울대학교] | 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법(RESISTIVE RANDOM ACCESS MEMORY DEVICE HAVING NANO-SCALE TIP, MEMORY ARRAY USING THE SAME AND FABRICATION METHOD THEREOF) | 새창보기 |
|---|---|---|
| [KST2015159288][서울대학교] | 상변화 메모리 셀 및 그의 제조 방법 | 새창보기 |
| [KST2015159625][서울대학교] | 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자와이를 이용한 플래시 메모리 어레이 및 그 제조방법 | 새창보기 |
| [KST2015159989][서울대학교] | 저항변화기록소자에 이용되는 스위칭 다이오드 및 이를이용한 저항변화기록소자와 저항변화 랜덤 액세스 메모리 | 새창보기 |
| [KST2015159788][서울대학교] | 차단 게이트 라인을 갖는 낸드 플래시 메모리 어레이와 그동작 및 제조방법 | 새창보기 |
| [KST2015137540][서울대학교] | 비휘발성 저항 변화 메모리 소자 및 이의 제조 방법 | 새창보기 |
| [KST2017007743][서울대학교] | 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법(Method of initializing and programing 3 dimensional non-volatile memory device) | 새창보기 |
| [KST2015135007][서울대학교] | 워드라인 더블 패터닝 공정방법 및 이에 의하여 구현된 낸드 플래시 메모리 어레이 | 새창보기 |
| [KST2015160753][서울대학교] | 복수개의 도핑층을 갖는 전하트랩 메모리 셀의 구조 및 그 제조방법과 동작방법 | 새창보기 |
| [KST2015159156][서울대학교] | 상변화 메모리 소자 및 그 제조방법 | 새창보기 |
| [KST2016016716][서울대학교] | 저항 변화 메모리 소자(Resistive random access memory) | 새창보기 |
| [KST2015159958][서울대학교] | 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자 및 그 제조방법 | 새창보기 |
| [KST2015159071][서울대학교] | 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드 플래시 메모리 어레이 및 그 동작방법 | 새창보기 |
| [KST2015135300][서울대학교] | 칼코제나이드계 박막 증착방법 | 새창보기 |
| [KST2015160002][서울대학교] | 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그제작방법 및 동작방법 | 새창보기 |
| [KST2015136740][서울대학교] | 비트라인의 커패시턴스 차이를 줄이기 위한 3차원 채널 적층형 낸드 플래시 메모리 어레이 | 새창보기 |
| [KST2015160451][서울대학교] | 수직채널 이중 게이트 구조를 갖는 메모리 셀 | 새창보기 |
| [KST2015159369][서울대학교] | 기둥 구조를 갖는 낸드 플래시 메모리 어레이 및 그제조방법 | 새창보기 |
| [KST2015160721][서울대학교] | 저항변화기록소자, 그 제조방법, 정보기록방법 및정보판독방법 | 새창보기 |
| [KST2015160911][서울대학교] | 상변화 메모리 소자 및 그의 제조방법 | 새창보기 |
| [KST2015160069][서울대학교] | 저항변화기록소자 및 그 제조방법 | 새창보기 |
| [KST2015142970][서울대학교] | 전자이주 효과를 이용한 메모리 셀 | 새창보기 |
| [KST2015136779][서울대학교] | 재구성 가능한 전자 소자 및 이의 동작 방법 | 새창보기 |
| [KST2015137450][서울대학교] | 셀 스트링 및 상기 셀 스트링에서의 읽기 방법 | 새창보기 |
| [KST2016016184][서울대학교] | 생흡수성 및 생분해성 물질로 제조되는 비휘발성 저항 기억 소자(Bioresorbable and Biodegradable non-volatile resistive memory device) | 새창보기 |
| [KST2015159048][서울대학교] | 가변 저항 구조물, 이의 제조 방법, 이를 포함하는 상변화메모리 장치 및 그 제조 방법 | 새창보기 |
| [KST2015159333][서울대학교] | 다중 비트 상변화 메모리 소자의 단위 셀 | 새창보기 |
| [KST2015136776][서울대학교] | 재구성 가능한 전자 소자 및 이의 동작 방법 | 새창보기 |
| [KST2015135702][서울대학교] | 스트링선택트랜지스터들의 문턱전압을 모니터링하는 ＳＳＬ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법 | 새창보기 |
| [KST2015160224][서울대학교] | 전하트랩 플래시 기억소자 및 그 제조방법 | 새창보기 |
| 심판사항 정보가 없습니다 |
|---|